KR100458185B1 - 고압 실리콘 다이오드 - Google Patents

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KR100458185B1
KR100458185B1 KR10-1999-0002917A KR19990002917A KR100458185B1 KR 100458185 B1 KR100458185 B1 KR 100458185B1 KR 19990002917 A KR19990002917 A KR 19990002917A KR 100458185 B1 KR100458185 B1 KR 100458185B1
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푸리하타히로아키
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후지 덴키 가부시끼가이샤
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Abstract

본 발명은 p+n형 다이오드 칩을 적층한 고압 실리콘 다이오드에 있어서, 내압과 역서어지 내량(耐量)의 향상을 도모하는 것을 목적으로 한다.
n형 실리콘 기판의 비저항을 20∼50Ω㎝, 바람직하게는 32∼40Ω㎝로 하고, p＋애노드층의 확산 깊이를 30∼200㎛, 바람직하게는 70∼200㎛로 하며, n－베이스층의 두께를 0.54 ×(ρ·Vsr)1/2이상으로 한다.

Description

고압 실리콘 다이오드{HIGH VOLTAGE SILICON DIODE}
본 발명은 음극관 디스플레이 등의 고압 전원 정류용 등에 이용되는 pn 접합을 갖는 다이오드 칩을 복수개 직렬 접속한 고압 실리콘 다이오드에 관한 것이다.
텔레비전을 비롯한 음극관 디스플레이나 전자렌지, 뢴트겐 장치 등의 수∼20kV의 고압 전원 정류용 등에는 다이오드 칩을 적층한 고압 실리콘 다이오드가 이용되고 있다. 다이오드 칩을 적층하는 것은 수∼20kV 내압의 다이오드를 1칩으로 만드는 것이 소재의 실리콘과 표면 처리 등의 점에서 거의 불가능에 가깝게 어렵기 때문이다.
도 5의 (a)는 고압 실리콘 다이오드의 일례를 나타내는 단면도이다. 메사(mesa)형 다이오드 칩(1)이 납-주석계의 땜납(2)을 통해 적층되고, 양단에 리드(4)가 땜납(3)으로 납땜되어 있다. 5는 다이오드 칩의 표면 보호용 패시베이션층이고, 6은 예컨대 에폭시계의 밀봉용 수지이다. 도 5의 (a)에서는 10매의 다이오드 칩이 적층되어 있지만, 1개의 다이오드 칩(1)의 내압을 예컨대 1300V라고 하면, 고압 실리콘 다이오드로서는 13kV의 내압을 갖게 되고, 고압 전원 정류용 다이오드가 용이하게 실현된다.
도 5의 (b)는 메사형 다이오드 칩(1)의 확대 단면도이다. 다이오드 칩(1)은 n형 반도체 웨이퍼의 양면에 각각 p＋애노드층(1a) 및 n＋캐소드층(1c)을 형성하고 전극을 설치한 pn 다이오드로 되어 있다. 1b는 원래의 웨이퍼의 n 베이스층이다. 칩 측면에 노출된 pn 접합의 표면 부분은 고농도의 혼합 산용액 또는 알칼리 용액으로 에칭하여 가공시의 변형층이 제거되고, 동시에 소위 베벨(bevel) 구조를 실현하여, 고내압화를 도모하고 있다. 이와 같이, 복수의 다이오드 칩(1)의 전극(7)이 땜납(2)을 통해 직렬로 적층되어 있다.
도 6은 다이오드 칩(1)의 불순물 농도 프로파일의 예이다. 횡축은 다이오드 칩의 두께이고, 종축은 불순물 농도이며, 대수 눈금으로 되어 있다.
비저항이 약 35Ω㎝이고, 두께가 260㎛인 n형 실리콘의 양측으로부터 각각 붕소와 인이 약 60㎛ 확산되어 p＋애노드층(1a)과 n＋캐소드층(1c)이 형성되어 있다. 양 확산층의 표면 불순물 농도는 1019∼1020㎝－3이다. 중간의 확산되지 않는 n-베이스층(1b)은 140㎛이다. 물론 p형 실리콘 기판을 이용할 수도 있으며, 그 경우는 p 베이스층이 된다.
일정한 정격 전압에 대하여 다이오드 칩의 내압을 높게 하면, 적층하는 칩 수는 줄일 수 있지만, 내압이 높은 다이오드 칩을 만드는 문제점이 있고, 다이오드 칩의 내압을 낮게 하면 다이오드 칩은 만들기 쉽지만, 적층하는 매수를 증가시키지 않으면 안된다. 종래에는 1300V 정도의 내압의 다이오드 칩으로 되어 있었다.
애노드 전극을 캐소드 전극에 대하여 전위적으로 양의 전압을 인가하면, pn 접합의 확산 전위차분의 전압 후, 소자에 전류가 흐르기 시작한다. 또한, 역으로 애노드 전극을 캐소드 전극에 대하여 음의 전압을 인가하면, 애벌란시(avalanche) 전압에 도달할 때까지는 이 다이오드에는 전류가 흐르지 않고, 이것에 의해 정류성을 나타내게 된다.
근래, 상기한 바와 같은 고전압 정류 회로에 사용되는 고내압 실리콘 다이오드에 대해서, 전원 주파수의 고주파화 및 콘덴서 방전 등에 의한 장치 내부 또는 외부 방전 발생시에 대응하기 때문에, 소자 내압 이상의 역방향 고전압 인가시에 있어서도, 일정 이상의 애벌란시 전류가 흘러도 소자가 파괴되지 않는다고 하는 소위 역서어지 내량(耐量) 향상의 요구가 강해지고 있다.
종래, 역서어지 내량의 향상을 위해서는 pn 접합을 갖는 다이오드 칩의 실리콘 기판, 즉 n 베이스층의 비저항치를 낮춤으로써 파괴 내량을 향상시키고 있었다. 그러나, n 베이스층의 비저항치를 낮추면, 다이오드 칩 1매당의 항복 전압이 낮아져서 칩 매수를 많게 할 필요가 있다.
본 발명의 목적은 p＋애노드층 및 n－베이스층 등의 제조 조건 등을 정밀하게 검토함으로써, 이러한 트레이드 오프 관계를 극복하고, 역서어지 내량이 크며, 또한 칩 매수를 감소시킬 수 있는 고압 실리콘 다이오드를 제공하는데 있다.
도 1은 1칩당의 내압과 역서어지 내량과의 n－베이스층의 비저항 의존성을 나타내는 특성도.
도 2는 1칩당의 내압과 역서어지 내량과의 p＋애노드층의 확산 깊이 의존성을 나타내는 특성도.
도 3은 1칩당의 내압과 역서어지 내량과의 n－베이스층의 두께 의존성을 나타내는 특성도.
도 4는 역서어지 내량의 n－베이스층의 두께 의존성을 나타내는 다른 특성도.
도 5의 (a)는 고압 실리콘 다이오드의 단면도이고, 도 5의 (b)는 확대 단면도.
도 6은 종래의 다이오드 칩의 불순물 농도 분포도.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 다이오드 칩
1a: p＋애노드층
1b: n－베이스층
1c: n＋캐소드층
2: 땜납
3: 납재
4: 리드
5: 패시베이션층(passivation layer)
6: 절연 수지
7: 전극
애벌란시 증배에 따른 항복 현상이 있은 후에 공핍층 내의 최대 전계 강도는 실리콘 기판의 최대 전계 강도(Ec)를 초과하지 않으며, 또한 공핍층 내의 전계 강도의 구배(dE/dx)가 변하지 않는다고 하면, 포아슨의 식으로부터 다음 수학식 1이 성립된다.
여기서, I는 전자 전류 밀도, Nd는 n－베이스층의 도너 농도, v는 전자의 포화 속도, 그리고 ε는 Si의 비유전율과 진공의 유전율의 곱이다.
정적인 전압 인가시의 공핍층 폭 Wb는 Wb=εEc/qNd이기 때문에, 역서어지 전류 밀도 I는 다음 수학식 2와 같이 표시된다.
여기서, Ws는 서어지 전압 인가시의 공핍층 폭이다. 단, 서어지 전압과 동일한 정적인 전압을 인가했을 때의 공핍층 폭이 아니라, 동적인 서어지 전압을 인가했을 때의 전자 전류를 고려한 공핍층 폭이다.
즉, 서어지 전압 인가시에 보다 많은 전류를 흐르게 하기 위해서는 상기 수학식 2의 Wb/Ws를 가능한 한 작게 하도록 하면 좋다. 그렇게 하면, 역서어지 전류가 많이 흐르며, 그 결과 역서어지 내량이 커지는 것이다.
상기의 목적을 달성하기 위해서 본 발명은 n형 실리콘 기판에 확산에 의해 p＋애노드층을 형성한 p＋n형 다이오드 칩을 적층한 고압 실리콘 다이오드에 있어서, 실리콘 기판의 비저항 ρ를 20∼50Ω㎝로 하고, p＋애노드층의 확산 깊이를 30∼200㎛로 하며, 견뎌야 되는 역서어지 전압을 Vsr로 할 때, 기판의 비저항을 갖는 n 베이스층의 두께 Wn을 0.54×(ρ·Vsr)1/2이상으로 하는 것으로 한다.
하기 특성도에 나타나는 바와 같이, 비저항 ρ를 20Ω㎝ 이상으로 하고, p＋애노드층의 확산 깊이를 30㎛ 이상으로 하며, 실리콘 기판의 비저항을 갖는 n－베이스층의 두께 Wn을 0.54 ×(ρ·Vsr)1/2이상으로 하면, 공핍층이 n－베이스층 내에 머물고, 또한 접합부에서의 불순물 농도 구배가 감소하며, 공핍층은 n 베이스층뿐만 아니라, p＋애노드층으로도 넓어지고, 전계 강도가 약해져서, 1칩당 내압을 1400V 이상으로 할 수 있다.
비저항 ρ를 20Ω㎝ 미만 또는 p＋애노드층의 확산 깊이를 30㎛ 미만으로 하면, 내압이 1400V에 도달하지 않고, 비저항 ρ가 50Ω㎝를 초과하면, 역전압 내량은 급속하게 저하되기 시작한다. p＋애노드층의 확산 깊이를 200㎛ 이상으로 하기 위해서는 확산 시간이 480시간 이상이 되어 실용적이지 못하다.
특히, 실리콘 기판의 비저항 ρ를 32∼40Ω㎝로 하고, p＋애노드층의 두께를 70∼200㎛로 하면, 1칩당 내압이 1485V 이상이고, 역전압 내량을 3.85J 이상으로 할 수 있다.
n형 실리콘 기판에 확산에 의해 p＋애노드층과 n＋캐소드층을 형성한 p＋nn＋형 다이오드 칩으로 하는 것으로 한다.
그와 같이 하면, 전극과의 접촉 저항을 감소시킬 수 있다.
이하, 도면을 참조하면서 본 발명에 관한 실험 결과를 설명한다.
[실험 1]
두께 420㎛이고, 비저항을 15∼60Ω㎝의 범위에서 임의로 선택한 복수의 n형 실리콘 웨이퍼에 각각 일면으로부터 붕소를 확산하여 p＋애노드층을, 다른 면으로부터 인을 확산하여 n＋캐소드층을 형성한다. 이 때, 미리 일면에 억셉터 불순물을 함유한 소스를 도포하고, 다른 면에 도너 불순물을 함유한 소스를 도포하며, 그 후 열확산을 행함으로써 거의 동일한 두께의 p＋애노드층 및 n＋캐소드층을 얻고, 공정 시간을 단축한다. 그 후, 필요에 따라 라이프 타임 킬러로서 백금을 확산한 실리콘 웨이퍼를 제작한다. 그 실리콘 웨이퍼에 니켈 도금을 행하고 열처리후, 납을 주성분으로 한 땜납층에 의해 복수매(예컨대 10매) 적층하고, 이어서 양단에 납재를 접착하며, 와이어 톱(saw) 등에 의해 절단하여 기둥 형상체를 형성한다. 이 기둥 형상체를 혼합 산용액 또는 알칼리 용액으로 화학약품 처리를 행하여 절단 변형 등을 제거하고, 기둥 형상체의 양단에 리드를 접속하며, 또한 기둥 형상체의 측면을 폴리이미드 등의 패시베이션층에 의해 피복한 후, 에폭시 수지와 같은 절연성 수지로 밀봉한다.
p＋애노드층의 확산 깊이는 100㎛이고, n＋캐소드층의 확산 깊이는 100㎛이다. 양 확산층의 표면 불순물 농도는 1019∼1020㎝－3이다. 양 확산층 사이에 220㎛의 n 베이스층이 남는다. 이 실시예에서는 칩 사이즈를 1.5㎜2으로 하고 10개의 다이오드 칩을 적층하고 있다.
도 1은 1칩당의 내압(△와 점선으로 표시함)과 역서어지 내량(와 실선으로 표시함)과의 n－베이스층(즉, 실리콘 기판)의 비저항 의존성을 나타내는 특성도이다. 횡축은 n－베이스층의 비저항 ρ이고, 종축은 1칩당의 내압과 역서어지 내량이다. 또한 측정은 인가 전압 20kV와 1ms의 펄스를 인가했을 때의 발생 손실로 평가하고, 소자가 파괴되지 않는 최대의 발생 손실이 큰 소자일수록 역서어지 내량이 크다고 판단하였다. 다이오드 칩은 10개가 직렬로 접속되어 있기 때문에 칩 1개당의 서어지 전압은 2000V가 된다.
도 1로부터, n－베이스층의 비저항이 커질수록, 1칩당의 내압이 커지고 있다. 역으로, 역서어지 내량은 n－베이스층의 비저항이 커질수록 작아지고 있는 것을 알 수 있다. 특히, n－베이스층의 비저항이 50Ω㎝ 이상이 되면 역서어지 내량이 급격히 열화되고 있다. 이것은 상기 수학식 2로부터도 알 수 있는 바와 같이, n－베이스층의 비저항을 크게 함으로써, 정전압 인가시의 공핍층 폭 Wb는 넓어지는데 비하여 급준한 서어지 전압 인가시에 넓어지는 공핍층 폭 Ws는 공핍층 속을 흐르는 전자의 영향에 의해 n－베이스층의 비저항에 그다지 의존하지 않기 때문이다.
장치 시뮬레이션을 행하여 이하에 나타내는 결과를 얻었다.
n－베이스층의 비저항 ρ= 36Ω㎝일 때,
Wb=114㎛, Ws=213㎛
1－(Wb/Ws)=0.465
n－베이스층의 비저항 ρ= 40Ω㎝일 때,
Wb=128㎛, Ws＝215㎛
1－(Wb/Ws)=0.405
이 결과로부터도, n－베이스층의 비저항이 클수록, 역서어지 내량이 작아지는 것을 알 수 있다.
또한, 도 1로부터 알 수 있는 바와 같이, n－베이스층의 비저항이 20Ω㎝ 미만이 되면, 소자 내압이 급격히 열화되고 있다. 이것으로부터, n－베이스층의 비저항으로서는 20∼50Ω㎝의 범위가, 내압이 1400V 이상, 역서어지 내량이 3.5J 이상이고, 아울러 양호한 특성을 나타내는 최적 범위인 것을 알 수 있다.
그 중에서도, 32∼40Ω㎝의 범위에 있어서는 종래의 고압 실리콘 다이오드의 역서어지 내량 3.5J, 내압 1350V보다 각각 10% 이상 큰 역서어지 내량 3.85J, 내압 1485V로 할 수 있고, 이것에 의해 소자 직렬 적층수를 줄일 수 있게 되어, 비용 절감을 달성할 수 있다.
상기 실시예에서는 p＋애노드층과 n＋캐소드층이 동시에 형성되고 거의 확산 깊이가 동일한 예를 나타내었지만, n＋캐소드층을 예컨대 20㎛ 이하로 얇게 할 수도 있다.
[실험 2]
도 2는 1칩당의 내압(△과 점선으로 표시함)과 역서어지 내량(와 실선으로 표시함)의 p＋애노드층의 확산 깊이 의존성을 나타내는 특성도이다. 횡축은 p＋애노드층의 확산 깊이 xjp이고, 종축은 1칩당의 내압과 역서어지 내량이다. 또한, 이 때의 n－베이스층의 비저항 ρ 및 두께 Wn은 각각 36Ω㎝ 및 220㎛로 하고, 그 밖에는 실험 1과 동일하게 제작하였다. 측정도 실험 1과 동일하게 행하였다.
p＋애노드층의 확산 깊이 xjp를 깊게 하면, 내압이 상승하고 있는 것을 알 수 있다. 이것은 p＋애노드층의 확산 깊이를 깊게 함으로써 pn 접합 근방에서의 불순물 농도 구배가 완만해지고, 공핍층이 n－베이스층뿐만이 아니라 p＋애노드층으로도 넓어지기 때문에, Wn은 동일함에도 불구하고 모든 공핍층 폭이 넓어지기 때문이다. 도 2에 따르면, xjp를 30㎛ 이상으로 하면, 1400V 이상의 내압이 유지되며, 실험한 200㎛까지 점차로 향상되고 있다.
또한, p＋애노드층의 확산 깊이 xjp를 깊게 하면, 역서어지 내량도 증대하고 있다. xjp를 20㎛ 이상으로 하면, 3.5J 이상의 역서어지 내량이 유지되고, 실험한 200㎛까지 점차로 향상되고 있다. 이것은 앞서 설명한 바와 같이 확산 깊이 xjp를 깊게 하면 내압이 향상되고, 서어지 전압 인가시의 애벌란시 전류가 감소하기 때문이다. 따라서, 고내압 특성을 유지하고 또한 역서어지 내량을 확보하기 위해서는 p＋애노드층의 확산 깊이를 깊게 할 필요가 있다. 특히, p＋애노드층의 확산 깊이가 70㎛ 이상인 범위에서는 종래의 다이오드의 역서어지 내량 및 내압을 각각 10% 이상 상회하는, 역서어지 내량 3.85J 이상 및 내압 1485V 이상으로 할 수 있다. 이것에 의해 종래의 직렬 적층수를 줄일 수 있게 되어 비용 절감을 달성할 수 있다.
단, p＋애노드층의 확산 깊이 xjp가 200㎛을 초과하도록 하기 위해서는, 확산 시간이 1250℃에서 480시간 즉 20일간 이상이 되어, 생산성을 고려하면 실용적이지 못하다.
p＋애노드층의 확산 깊이를 30㎛ 이하로 하면, 내압 및 역서어지 내량 모두 급격히 저하하는 것을 알 수 있다.
[실험 3]
도 3은 1칩당의 내압(△와 점선으로 표시함)과 역서어지 내량(와 실선으로 표시함)과의 n－베이스층의 두께 의존성을 나타내는 특성도이다. 횡축은 n－베이스층의 두께가 Wn이고, 종축은 1칩당의 내압과 역서어지 내량이다. 또한, 이 때의 n－베이스층의 비저항 ρ 및 p＋애노드층의 확산 깊이 xjp는 각각 36Ω㎝ 및 100㎛로 하고, 그 밖에는 실험 1과 동일하게 제작하였다. 측정도 실험 1과 동일하게 행하였다.
내압은 실험한 n－베이스층의 두께의 범위에서는 그다지 변화하고 있지 않은데 비하여, Wn이 145㎛보다 작아지면 역서어지 내량이 급격히 저하하고 있다. 즉, n－베이스층의 두께 Wn을 145㎛ 이상으로 해야 만 하는 것을 알 수 있다.
이번 측정도 20000V를 역서어지 전압으로서 인가하였다. 이 실시예의 경우, 다이오드 칩은 10개가 직렬로 접속되어 있기 때문에 칩 1개당의 서어지 전압은 2000V가 된다. 서어지 전압을 Vsr로 할 때, 145㎛는 0.54 ×(ρ·Vsr)1/2, 즉 역서어지 전압이 인가되었을 때에 넓어지는 공핍층 폭에 상당한다. ρ는 n－베이스층의 비저항이다.
도 4는 도 3의 역서어지 내량의 n－베이스층의 두께 의존성을 고쳐서 나타낸 특성도이다. 횡축은 0.54 ×(ρ·Vsr)1/2로 규격화한 n－베이스층의 두께 Wn이고, 종축은 1칩당의 내압과 역서어지 내량이다.
도 4로부터, 서어지 전압이 인가되었을 때에 넓어지는 공핍층폭보다도 n－베이스층의 두께 Wn이 작을 때, 역서어지 내량이 급격히 저하하는 것을 알 수 있다. 이것은 공핍층이 캐소드측의 n＋캐소드층에 펀치스루(punch-through)하기 때문이다. 펀치스루하면, 그 이상 Ws가 커지지 않기 때문에 상기 수학식 2의 Wb/Ws의 항이 커지고, 역서어지 내량이 저화하는 것이다.
따라서, n－베이스층의 두께로서는 n－베이스층의 비저항을 ρ로, 서어지 전압을 Vsr로 할 때, 0.54×(ρ·VSr)1/2이상으로 할 필요가 있다.
이상 설명한 바와 같이 본 발명에 따르면, n형 실리콘 기판에 확산에 의해 p＋애노드층을 형성한 p＋n형 다이오드 칩을 적층한 고압 실리콘 다이오드에 있어서, n 베이스층의 비저항 ρ를 20∼50Ω㎝, 바람직하게는 32∼40Ω㎝로 하고, p＋애노드층의 확산 깊이를 30∼200㎛, 바람직하게는 70∼200㎛로 하며, 견뎌야 되는 서어지 전압을 Vsr로 할 때, n 베이스층의 두께 Wn을 0.54 ×(ρ·VSr)1/2이상으로 함으로써, 내압 및 역서어지 내량이 종래보다 큰 고압 실리콘 다이오드를 얻을 수 있다.
이것에 의해 종래보다 직렬 적층수를 줄일 수 있게 되어 비용 절감이 달성된다.

Claims (8)

  1. n형 실리콘 기판 상에 확산에 의해 p＋애노드층을 형성한 p＋n형 다이오드 칩을 적층한 고압 실리콘 다이오드에 있어서,
    실리콘 기판의 비(比)저항 ρ를 20∼50Ω㎝로 하고, p＋애노드층의 확산 깊이를 30∼200㎛로 하며, 견뎌야 할 역서어지 전압을 Vsr이라고 할 때, 기판의 비저항을 갖는 n형 베이스층의 두께 Wn을 0.54 ×(ρ·Vsr)1/2이상으로 하는 것을 특징으로 하는 고압 실리콘 다이오드.
  2. n형 실리콘 기판 상에 확산에 의해 p＋애노드층을 형성한 p＋n형 다이오드 칩을 적층한 고압 실리콘 다이오드에 있어서,
    실리콘 기판의 비저항 ρ를 32∼40Ω㎝로 하고, p＋애노드층의 확산 깊이를 70∼200㎛로 하며, 견뎌야 할 역서어지 전압을 Vsr이라고 할 때, 기판의 비저항을 갖는 n형 베이스층의 두께 Wn을 0.54 ×(ρ·Vsr)1/2이상으로 하는 것을 특징으로 하는 고압 실리콘 다이오드.
  3. 제1항에 있어서, 상기 다이오드 칩은 확산에 의해 n형 실리콘 기판 상에 p＋애노드층과 n＋캐소드층을 형성한 p＋nn＋형 다이오드 칩인 것을 특징으로 하는 고압 실리콘 다이오드.
  4. 제2항에 있어서, 상기 다이오드 칩은 확산에 의해 n형 실리콘 기판 상에 p＋애노드층과 n＋캐소드층을 형성한 p＋nn＋형 다이오드 칩인 것을 특징으로 하는 고압 실리콘 다이오드.
  5. p형 실리콘 기판 상에 확산에 의해 n＋애노드층을 형성한 n＋p형 다이오드 칩을 적층한 고압 실리콘 다이오드에 있어서,
    실리콘 기판의 비저항 ρ를 20∼50Ω㎝로 하고, n＋애노드층의 확산 깊이를 30∼200㎛로 하며, 견뎌야 할 역서어지 전압을 Vsr이라고 할 때 기판의 비저항을 갖는 p형 베이스층의 두께 Wn을 0.54 ×(ρ·Vsr)1/2이상으로 하는 것을 특징으로 하는 고압 실리콘 다이오드.
  6. p형 실리콘 기판 상에 확산에 의해 n＋애노드층을 형성한 n＋p형 다이오드 칩을 적층한 고압 실리콘 다이오드에 있어서,
    실리콘 기판의 비저항 ρ를 32∼40Ω㎝로 하고, n＋애노드층의 확산 깊이를 70∼200㎛로 하며, 견뎌야 할 역서어지 전압을 Vsr이라고 할 때, 기판의 비저항을 갖는 p형 베이스층의 두께 Wn을 0.54 ×(ρ·Vsr)1/2이상으로 하는 것을 특징으로 하는 고압 실리콘 다이오드.
  7. 제5항에 있어서, 상기 다이오드 칩은 확산에 의해 p형 실리콘 기판 상에 n＋애노드층과 p＋캐소드층을 형성한 n＋pp＋형 다이오드 칩인 것을 특징으로 하는 고압 실리콘 다이오드.
  8. 제6항에 있어서, 상기 다이오드 칩은 확산에 의해 p형 실리콘 기판 상에 n＋애노드층과 p＋캐소드층을 형성한 n＋pp＋형 다이오드 칩인 것을 특징으로 하는 고압 실리콘 다이오드.
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