JP2009038270A

JP2009038270A - Ｐｉｎダイオード

Info

Publication number: JP2009038270A
Application number: JP2007202506A
Authority: JP
Inventors: Saburo Okumura; 三郎奥村; Yoshikazu Nishimura; 良和西村; Hiroshi Yamamoto; 浩史山本; Nobuo Yoshimoto; 伸夫吉元
Original assignee: Sansha Electric Manufacturing Co Ltd
Current assignee: Sansha Electric Manufacturing Co Ltd
Priority date: 2007-08-03
Filing date: 2007-08-03
Publication date: 2009-02-19

Abstract

【課題】アバランシェ耐量を向上させることにより、アバランシェ降伏電圧以上の逆方向バイアスの印加による破損を抑制し、低損失化を実現させたＰＩＮダイオードを提供する。
【解決手段】ｎ^＋型半導体基板１０上にエピタキシャル成長させたｎ⁻型半導体からなる高抵抗半導体層１１と、高抵抗半導体層１１の表面から不純物を選択的に拡散させることによって形成されたｐ型半導体層からなるアノード領域１３とを有する半導体装置であって、アバランシェ降伏電圧が２００ボルト以上２５０ボルト以下であり、アノード領域１３を構成するｐ型半導体層の厚さＷ_１が６μｍ以上かつ８μｍ以下であるように構成される。このような構成により、アバランシェ耐量を著しく向上させることができるので、アバランシェ降伏電圧を低下させ、低損失化を実現することが可能となる。
【選択図】図２

Description

本発明は、ＰＩＮ構造を有するダイオードに係り、さらに詳しくは、第一導電型半導体層上に高抵抗半導体層が形成され、この高抵抗半導体層への不純物拡散によって第二導電型半導体領域が形成された半導体整流素子の改良に関する。

溶接機、光源装置などに電力を供給する電力変換装置は、例えば、インバータ回路、トランス及び整流回路により構成される。この種の電力変換装置の整流回路には、高速応答性、高耐圧性が求められることから、整流素子としてＰＩＮダイオードが採用されている。ＰＩＮダイオードは、ｐ型半導体とｎ型半導体の間に高抵抗半導体を介在させた半導体デバイスであり、高周波特性及び耐圧特性に優れている。このようなＰＩＮダイオードは、例えば、ｎ^＋型半導体基板上に低濃度のｎ型不純物を含む高抵抗半導体（ｎ⁻型半導体）からなる薄膜をエピタキシャル成長させ、この薄膜の一主面からｐ型不純物を選択的に拡散させることによって形成される。

一般に、ダイオードは、逆バイアスの印加電圧を増大させていくと、所定電圧に達した時点で急激に電流が流れはじめる性質を有しており、このような現象はアバランシェ降伏として良く知られている。アバランシェ降伏が発生した場合、ダイオードに大電流が流れ、当該ダイオードは直ちに破壊されてしまう。そこで、ＰＩＮダイオードは、ｐ型半導体及びｎ型半導体間に高抵抗半導体からなるドリフト領域を設けることによって、アバランシェ降伏が生じる降伏電圧を増大させ、高耐圧性を実現している。

このようなＰＩＮダイオードの降伏電圧を高くするためには、ドリフト領域をより厚く形成すればよい。しかしながら、ドリフト領域を厚くすれば、順バイアス時におけるダイオードの抵抗（オン抵抗）が増大し、オン時の電力損失が増大してしまうという問題があった。また、ドリフト領域が厚くなれば、順バイアス時にドリフト領域に蓄積されるキャリアの増大によって、ターンオフ時に流れるリカバリ電流が増大し、スイッチング損失が増大するという問題もあった。

一方、ドリフト領域の厚さを変化させることなく、ＰＩＮダイオードの降伏電圧を高める方法が従来から知られている（例えば特許文献１）。特許文献１に記載されたＰＩＮダイオードは、ｐ型半導体からなるアノード領域の周囲にｐ型半導体からなる環状のガードリング領域を形成することにより、従来のＰＩＮダイオードより大きなアバランシェ降伏電圧が得られる構造を実現している。また、ｎ型半導体としての基板の厚さを変化させ、当該基板からアノード領域の平坦部までの距離が、ガードリング領域までの距離よりも短くなるように形成され、アノード領域の湾曲部における電界強度を緩和し、より大きな降伏電圧が得られる構造となっている。この様な構造をＰＩＮダイオードに採用し、アバランシェ降伏電圧が従来のものと同等となるように設計すれば、アノード領域及びｎ型半導体基板間に形成されるドリフト領域の厚さを薄くすることができるので、ＰＩＮダイオードにおける電力損失を低減することができる。
特開平１１−４０８２２号公報

近年、電力変換装置の高周波化、大容量化が進み、整流回路を構成するＰＩＮダイオードに更なる低損失化が求められている。しかしながら、上述した通り、ＰＩＮダイオードにおける損失を低減するためにドリフト領域を薄くすれば、降伏電圧も低下して耐圧特性が悪化するという問題があった。また、特許文献１に示されているようなガードリング領域の形成等によって耐圧特性を向上させ、損失を低減するのには限界があった。つまり、従来の方法によるＰＩＮダイオードの改良は限界に近づいており、ＰＩＮダイオードの更なる低損失化を実現することは容易ではなかった。

本発明は、上記の事情に鑑みてなされたものであり、アバランシェ耐量を向上させることにより、過渡状態におけるアバランシェ降伏電圧以上の逆方向バイアスの印加による破損を抑制し、低損失化を実現させたＰＩＮダイオードを提供することを目的とする。

第１の本発明によるＰＩＮダイオードは、第一導電型半導体層上に高抵抗半導体層が形成され、上記高抵抗半導体層の一主面から不純物を選択的に拡散させて第二導電型半導体領域を形成したＰＩＮダイオードであって、アバランシェ降伏電圧を２００ボルト以上２５０ボルト以下とし、かつ、上記第二導電型半導体層の厚さを６μｍ以上８μｍ以下となるように構成される。

一般に、ＰＩＮダイオードのアバランシェ降伏電圧は、Ｐ型半導体層及びＮ型半導体層間に形成されたＩ型半導体層の厚さと、当該Ｉ型半導体層における不純物濃度とに基づいて理論的に推測することができる。上記ＰＩＮダイオードでは、この様なアバランシェ降伏電圧が２００ボルト以上かつ２５０ボルト以下となり、第二導電型半導体層の厚さが６μｍ以上かつ８μｍ以下となるように形成される。本願発明者らの実験によれば、この様に構成することにより、アバランシェ耐量が著しく増大することが判明した。アバランシェ耐量は、アバランシェ降伏時における降伏電流の時間積分で表されるエネルギーであり、アバランシェ耐量を増大させることにより、過渡状態における降伏電圧以上の逆方向バイアスの印加による破損を抑制することができる。

第２の本発明によるＰＩＮダイオードは、上記構成に加えて、上記第二導電型半導体領域を取り囲む環状領域として、上記高抵抗半導体層の上記主面から不純物を選択的に拡散させて形成された耐圧構造領域が形成されている。このような耐圧構造領域を有することにより、降伏電圧を増大させることができる。

本発明によれば、従来のＰＩＮダイオードに比べて、アバランシェ耐量を増大させたＰＩＮダイオードを実現することができるので、過渡状態におけるアバランシェ降伏電圧以上の逆方向バイアスの印加による破損を抑制することができる。従って、同じ回路に用いられる整流素子として、従来のＰＩＮダイオードよりもアバランシェ降伏電圧のより低いものを使用することができるので、順方向バイアス時の電力損失やスイッチング損失を低減させることができる。また、耐圧構造領域を有することにより、アバランシェ降伏電圧を低下させることなく、順方向バイアス時の電力損失やスイッチング損失を更に抑制することができる。

図１は、本発明の実施の形態によるＰＩＮダイオードの一構成例を示した図である。このＰＩＮダイオード１は、半導体基板１０、高抵抗半導体層１１、カソード電極２１、酸化膜２２及びアノード電極２３により構成されるＰＩＮ構造を有する半導体ダイオードである。高抵抗半導体層１１には、オートドープ部１２と、アノード領域１３と、耐圧構造領域１４ａ及び１４ｂが形成され、いずれの領域も形成されていない領域がドリフト領域１５となっている。

半導体基板１０は、ｎ型不純物を含有するｎ^＋型半導体からなる単結晶基板であり、例えば、ｎ型不純物としてヒ素（Ａｓ）が含まれるシリコンウエハを用いることができる。高抵抗半導体層１１は、半導体基板１０上に形成された層であり、半導体基板１０よりも不純物濃度の低いｎ⁻型半導体を半導体基板１０上にエピタキシャル成長させることによって形成される。この高抵抗半導体層１１内には、不純物拡散によってオートドープ部１２と、アノード領域１３と、耐圧構造領域１４ａ及び１４ｂが形成されている。

半導体基板１０の不純物が接合面を介して高抵抗半導体層１１内へ拡散する際に形成されるオートドープ部１２が、半導体基板１０との境界面に沿って高抵抗半導体層１１内に形成される。このオートドープ部１２の厚さをＷ_３とする。

アノード領域１３は、高抵抗半導体層１１の表面からボロン（Ｂ）などのｐ型不純物を選択的に拡散させることによって形成されたｐ型半導体からなる領域である。このアノード領域１３は、高抵抗半導体層１１上にパターニングされたフォトレジストを形成した状態で露出している高抵抗半導体層１１の表面から不純物を拡散させることによって、上記表面に隣接して高抵抗半導体層１１内に形成されたｐ^＋型半導体層であり、半導体基板１０と対向するように形成されており、ＰＩＮ構造のＰ層に相当する。また、アノード領域１３は、その中央部では厚さＷ_１が一定の平坦な形状からなる一方、周縁部の半導体基板１０側は曲面形状となり、外側に向かって厚さが減少していく。このような周縁部の曲面形状は、厚さＷ_１が大きくなるほど緩やかな形状となる。このため、アノード領域１３の厚さＷ_１を大きくすれば、逆バイアス時にアノード領域１３の周縁部に形成される空乏層の歪みを緩和し、当該周縁部付近への電界集中を抑制することができる。

耐圧構造領域１４ａ及び１４ｂは、アノード領域１３と同様の方法により、高抵抗半導体層１１内に形成されたｐ^＋型半導体層であり、アノード領域１３と接することなく、その周囲を取り囲む環状領域として形成されている。耐圧構造領域１４ａは、アノード領域１３を取り囲むように形成され、耐圧構造領域１４ｂは、さらに耐圧構造領域１４ａを取り囲むように形成されている。また、耐圧構造領域１４ａ及び１４ｂは、いずれも半導体基板１０と対向するように形成されている。この様な耐圧構造領域１４ａ及び１４ｂは、フィールドリング又はガードリングと呼ばれ、逆バイアス時にアノード領域１３の周縁部に形成される空乏層の歪みを緩和し、当該周縁部付近への電界集中を抑制することができる。なお、このような耐圧構造領域の数、アノード領域１３との間隔、耐圧構造領域１４ａ，１４ｂ間の間隔は、必要とされる降伏電圧の大きさやアバランシェ耐量の大きさに基づいて決定される。

ドリフト領域１５は、半導体基板１０上にエピタキシャル成長させた高抵抗半導体層１１のうち、オートドープ部１２、アノード領域１３、並びに、耐圧構造領域１４ａ及び１４ｂを除く領域である。半導体基板１０及びアノード領域１３に挟まれた厚さＷ_２のドリフト領域１５は、ＰＩＮ構造のＩ層に相当する。

カソード電極２１は、カソード端子が接続される電極であり、半導体基板１０に形成された導電膜からなる。カソード電極２１は、高抵抗半導体層１１とは反対側の半導体基板１０の一主面全体に形成されている。一方、アノード電極２３は、アノード端子が接続される電極であり、アノード領域１３に形成された導電膜からなる。酸化膜２２は、高抵抗半導体層１１上に形成された絶縁膜であり、高抵抗半導体層１１は、酸化膜２２及びアノード電極２３によって保護されている。酸化膜２２は、アノード領域１３を露出させる開口を有しており、アノード電極２３は、この露出しているアノード領域１３上に形成される。また、アノード電極２３は、その周辺部が酸化膜２２と重複するように形成されている。

図２は、図１に示したＰＩＮダイオードについての実験結果を示した図であり、アノード領域１３の厚さＷ_１を異ならせて測定されたアバランシェ耐量の特性曲線Ｂ１と、降伏電圧の特性曲線Ｂ２が示されている。なお、この図では、横軸がアノード領域１３の厚さＷ_１（μｍ）を示し、左側の縦軸がアバランシェ耐量Ｅ_ＡＳ（ｍＪ）を示し、右側の縦軸がアバランシェ降伏電圧（Ｖ）を示している。また、この測定には高抵抗半導体層１１の厚さが２０μｍ、オートドープ部１２の厚さＷ_３が約２μｍのＰＩＮダイオードを使用している。

この実験では以下に示す測定結果が得られた。すなわち、アバランシェ耐量は、厚さＷ_１が５μｍ以下の場合には０．１ｍＪ以下であるのに対し、厚さＷ_１が６μｍでは約４０ｍＪ、厚さＷ_１が８μｍ及び１０μｍでは約２６０ｍＪとなっている。特性曲線Ｂ１は、これらの測定結果から得られた曲線であり、厚さＷ_１を５μｍから１０μｍまで変化させれば、アバランシェ耐量が０．１ｍＪから２６０ｍＪまで単調に増加していくことがわかる。また、厚さＷ_１が６μｍ以下の範囲では、アバランシェ耐量は小さな値であり、厚さＷ_１が増加しても緩やかに増加するのみであるが、Ｗ_１が６μｍを越えるとアバランシェ耐量は急激に増加し、Ｗ_１が８μｍに達するとほぼ飽和することがわかる。

一方、アバランシェ降伏電圧は、厚さＷ_１が５μｍでは約２７０Ｖ、厚さＷ_１が６μｍでは約２６０Ｖ、厚さＷ_１が８μｍでは約２１０Ｖ、厚さＷ_１が１０μｍでは約１７０Ｖとなっている。特性曲線Ｂ２は、これらの測定結果から得られた曲線であり、厚さＷ_１が５μｍ〜１０μｍまでの範囲で、アバランシェ降伏電圧は２８０Ｖから１８０Ｖまで単調に減少していることがわかる。

このような実験結果から、高抵抗半導体層１１の厚さを一定にして、アノード領域１３の厚さＷ_１を厚くしていくと、アバランシェ耐量が著しく増大することが判明した。この様な現象が生ずる理由としては、厚さＷ_１を厚くすることによって、アノード領域１３を構成するｐ型半導体層の周縁部の曲率半径が大きくなり、逆方向バイアス時における周縁部付近の電界集中が抑制されたことが考えられる。

また、アバランシェ降伏による電流がドリフト領域１５を流れはじめると、電界集中はｐｎ⁻接合部からｎ^＋ｎ⁻接合部へ移動すると考えられ、ドリフト領域１５の厚さＷ_２を薄くしてドリフト領域１５を電流が流れやすくなれば、電界集中のｎ^＋ｎ⁻接合部への移動が促進されると考えられる。このような要因によって、従来のＰＩＮダイオードに比べてアノード領域１３の周縁部への電界集中が大幅に緩和され、アバランシェ降伏が発生したとしても、より広いエリアで電界を分担することができるために、従来のＰＩＮダイオードに比べて、アバランシェ耐量が著しく増大していると考えられる。

また、このような特性曲線Ｂ１及びＢ２から、アノード領域１３の厚さＷ_１が６μｍ以上かつ８μｍ以下となるＰＩＮダイオードは、アバランシェ降伏電圧が２００Ｖ以上かつ２５０Ｖ以下となる範囲において、十分に大きなアバランシェ耐量が得られることがわかる。

次に、アバランシェ降伏電圧、ドリフト領域１５の厚さＷ_２及びドリフト領域１５の不純物濃度との関係について説明する。一般に、アバランシェ降伏電圧は、ドリフト領域１５の厚さＷ_２と、このドリフト領域１５における不純物濃度とに基づいて、所定の計算式を用いて理論的に推測することができる。この様な計算式に基づいて、上述したアバランシェ耐量及び降伏電圧を実現するために要求されるドリフト領域１５の厚さＷ_２と、ドリフト領域１５における不純物濃度について説明する。

図３は、ＰＩＮダイオードの降伏電圧の一例を示した図であり、ｎ⁻層の不純物濃度とアバランシェ降伏電圧との関係を示す特性曲線Ａ１〜Ａ３が示されている。この図では、横軸がドリフト領域１５の不純物濃度を示し、縦軸がアバランシェ降伏電圧を示している。また、横軸及び縦軸は、いずれも対数目盛となっている。

各特性曲線Ａ１〜Ａ３は、いずれも上に凸の曲線であり、降伏電圧をＶ_ＢＤ、電子の電荷をｑ、絶縁破壊電界をＥｃ、ドリフト領域１５の不純物濃度をＮ、ｎ⁻層の厚さをＷ_２、シリコンの比誘電率をεとして、次式（１）及び（２）により表される。

特性曲線Ａ１は、ドリフト領域１５の厚さＷ_２が１２．０（μｍ）である場合、特性曲線Ａ２は、厚さＷ_２が１１．０（μｍ）である場合、特性曲線Ａ３は、厚さＷ_２が１０．０（μｍ）である場合をそれぞれ示している。これらの特性曲線Ａ１〜Ａ３は、いずれも不純物濃度Ｎが２×１０^１５（１／ｃｍ^３）付近で直線Ａ４に接している。

この直線Ａ４は、ドリフト領域１５の厚さＷ_２が無限大である場合のグラフであり、次式（３）により表される。

各特性曲線Ａ１〜Ａ３において、降伏電圧Ｖ_ＢＤは、不純物濃度Ｎが４×１０^１４（１／ｃｍ^３）付近までは２００Ｖ〜２６０Ｖの範囲で緩やかに増加し、不純物濃度Ｎが１×１０^１５（１／ｃｍ^３）を越えると急激に減少している。また、不純物濃度Ｎが２×１０^１５（１／ｃｍ^３）までの範囲では、ドリフト領域１５の厚さＷ_２が大きくなるほど、降伏電圧Ｖ_ＢＤも大きくなっているが、不純物濃度Ｎが２×１０^１５（１／ｃｍ^３）を越えると、ドリフト領域１５の厚さＷ_２が大きくなるほど、降伏電圧Ｖ_ＢＤは小さくなっている。

これらの特性曲線Ａ１〜Ａ３から、アバランシェ降伏電圧が２００Ｖから２５０Ｖまでの範囲内とするためには、例えば、ドリフト領域１５の不純物濃度Ｎを１×１０^１４から１．５×１０^１５（１／ｃｍ^３）までの範囲とし、厚さＷ_２を９．５から１１μｍまでの範囲とすればよいことがわかる。つまり、この様な条件を満たしていれば、アバランシェ降伏電圧が２００Ｖ以上かつ２５０Ｖ以下となる範囲内で、十分大きなアバランシェ耐量が得られることがわかる。

図４は、アノード領域１３の厚さＷ_１の異なる３種類のＰＩＮダイオードについて理論的に推測されるアバランシェ降伏電圧を示した図である。図中の「エピタキシャル層の厚み」は、高抵抗半導体層１１の厚さであり、いずれの場合にも２０μｍとなっている。「Ｐ拡散深さ」は、アノード領域１３の厚さＷ_１であり、Ｗ_１＝６．０，８．０，１０．０（μｍ）の３通りの厚さＷ_１について降伏電圧が算出されている。「Ｎ^＋拡散深さ」は、オートドープ部１２の厚さＷ_３であり、いずれの場合にもＷ_３＝２．０（μｍ）となっている。「Ｎ⁻層の厚み」は、半導体基板１０及びアノード領域１３間におけるドリフト領域１５の厚さＷ_２、つまり、オートドープ部１２からアノード領域１３までの距離であり、厚さＷ_１に応じて、Ｗ_２＝１２．０，１０．０，８．０（μｍ）となっている。

Ｐ拡散深さ（アノード領域１３の厚さ）Ｗ_１＝６．０（μｍ）の場合、降伏電圧の理論値は２７５Ｖとなる。一般に、ＰＩＮダイオードの定格耐圧が２００Ｖである場合、２０％程度のマージンを確保し、さらに理論計算誤差等を考慮すれば、降伏電圧が２００×１．２０×１．１＝２６５Ｖとなるように設計される。しかしながら、後述するような整流回路などに使用されるＰＩＮダイオードの場合、出力が１００Ｖであったとしても、サージ電圧を考慮すれば、上記降伏電圧を越える逆方向バイアスが印加され、破損する恐れがあった。このため、従来は、定格出力１００Ｖに対し、耐圧４００Ｖ以上のＰＩＮダイオードが用いられることが多かった。

Ｐ拡散深さ（アノード領域１３の厚さ）Ｗ_１＝８．０（μｍ）の場合、降伏電圧の理論値は２３５Ｖとなり、Ｗ_１＝６．０（μｍ）の場合よりも更に小さくなっている。しかしながら、図２に示した通り、Ｐ拡散深さＷ_１が８．０（μｍ）の場合、アバランシェ耐量は十分に大きいことから、ＰＩＮダイオードにサージ電圧が加えられ、一時的に降伏電圧を越える逆方向バイアスが印加されても破損することはない。従って、これまで耐圧４００ＶのＰＩＮダイオードが用いられていた回路に、耐圧２００ＶのＰＩＮダイオードを使用することが可能になった。

一方、Ｐ拡散深さ（アノード領域１３の厚さ）Ｗ_１＝１０．０（μｍ）の場合には、降伏電圧の理論値は１９５Ｖとなる。この様なＰＩＮダイオードは、降伏電圧が２００Ｖよりも小さく、定格耐圧２００Ｖが要求される回路に用いた場合、所望の出力が得られず、耐圧不足となる。

このような検討結果からも、アバランシェ降伏電圧が２００Ｖ以上かつ２５０Ｖ以下であり、かつ、アノード領域１３の厚さＷ_１が６μｍ以上かつ８μｍ以下であるＰＩＮダイオードは、定格電圧２００Ｖの整流素子として好適であることがわかる。

また、このようなＰＩＮダイオードを用いれば、アバランシェ耐量を著しく増大させることができるため、同じ回路に使用される整流素子として、従来のものよりも降伏電圧が約２５〜５０％程度小さなＰＩＮダイオードを用いることができる。従って、順方向バイアス時の電力損失及びスイッチング損失を低減することができる。

順方向降下電圧は、主にドリフト領域１５の厚さＷ_２によって決定され、降下電圧値が小さくなるほどオン抵抗も小さくなり、順方向バイアス時の電力損失が低減する。また、逆回復時間ｔｒｒは、バイアスが順方向から逆方向に変化した際に、逆方向に流れる電流値がゼロとなるまでに要する時間であり、ドリフト領域１５の厚さＷ_２と関係があり、逆回復時間ｔｒｒが短くなるほどスイッチング特性が向上し、スイッチング損失が低減する。

例えば、定格電圧２００Ｖ、定格電流１００Ａ、スイッチング周波数４０ｋＨｚの回路に使用する場合、従来型のＰＩＮダイオードでは、３００Ｖ程度のサージ電圧が印加されるケースが考えられることから、降伏電圧が４００Ｖ程度のＰＩＮダイオードを使用する必要がある。この様なＰＩＮダイオードの順方向降下電圧は、１．００Ｖ、逆回復時間ｔｒｒは、１２０ｎｓ、電力損失及びスイッチング損失の和は１１０Ｗとなる。

これに対し、本実施の形態によるＰＩＮダイオードを使用すれば、降伏電圧は２００Ｖ程度で良く、順方向降下電圧は０．９０Ｖ、逆回復時間ｔｒｒは７０ｎｓ、電力損失及びスイッチング損失の和は８５Ｗとなる。従って、従来設計に比べて、電力損失及びスイッチング損失の和を３０％程度低減することができる。

図５の（ａ）〜（ｄ）は、本発明の実施の形態によるＰＩＮダイオードにおいて観測されたアバランシェ破壊の様子を従来のＰＩＮダイオードの場合と比較して示した図である。図５（ａ）は、図１のＰＩＮダイオードをアノード電極２３側から見た平面図である。アノード電極２３には、２本の配線ケーブル３１が固着され、アノード電極２３の周囲には酸化膜２２が形成されている。各配線ケーブル３１は、その端部がアノード電極２３の中央部において半田付けされている。なお、このＰＩＮダイオードは、上述した通り、図１に示した構成を有し、アバランシェ降伏電圧が２００Ｖ以上２５０Ｖ以下、かつ、アノード領域１３の厚さＷ_１が６μｍ以上かつ８μｍ以下となるように構成されているものとする。

図５（ｂ）は、アバランシェ耐量の小さな従来のＰＩＮダイオードを用いて観測されたアバランシェ破壊の様子を示した図であり、図５（ａ）のアノード電極２３の左上の角部が拡大して示されている。この従来のＰＩＮダイオードは、アバランシェ耐量が１０μＪ（マイクロジュール）程度であり、このアバランシェ耐量を越えるエネルギーを与えると、アノード領域１３の周縁部に相当するアノード電極２３の周縁部に破壊痕が形成される。

図５（ｃ）及び（ｄ）は、本発明の実施の形態によるＰＩＮダイオードを用いて観測されたアバランシェ破壊の様子を示した図である。図中の（ｃ）は、（ａ）のアノード電極２３の左下部が拡大して示されている。また、図中の（ｄ）は、（ａ）のアノード電極２３の左上の角部が拡大して示されている。これらのＰＩＮダイオードは、アバランシェ耐量が１０ｍＪ（ミリジュール）以上であり、このアバランシェ耐量を越えるエネルギーを与えると、アノード電極２３の周縁部よりも中央部側にアバランシェ破壊による破壊痕が形成される。

この様な観測結果から、ドリフト領域Ｗ_２を薄く形成することによってアバランシェ耐量を大きくしたＰＩＮダイオードでは、アバランシェ降伏時の電界集中が、アノード領域１３を構成するアノード領域１３の周縁部からｎ^＋ｎ⁻接合部側に移動し、さらにアバランシェ降伏時の電流密度がアノード周縁部よりも中央部においてより大きくなっていると考えられる。つまり、本発明の実施の形態によるＰＩＮダイオードは、アバランシェ降伏時におけるドリフト領域１５内の電界強度が、アノード周縁部よりも中央部の方が大きくなっていると考えられる。

図６は、本発明の実施の形態によるＰＩＮダイオードを使用した電源装置の一構成例を示した図であり、ＰＦＣ回路１１０、インバータ回路１２０及び整流回路１３０からなる電源装置１００が示されている。

この電源装置１００は、光源装置に電力供給を行うための電力変換回路であり、トランス１０５の１次側には、誘導素子１０３、ＰＦＣ回路１１０、容量素子１０４及びインバータ回路１２０が設けられ、トランス１０５の２次側には、整流回路１３０及び誘導素子１０６が設けられている。本実施の形態では、整流回路１３０内のＦＲＤ（Fast Recovery Diode：高速リカバリーダイオード）１３１及び１３２として、本実施の形態によるＰＩＮダイオード１が使用されているものとする。

ＰＦＣ（Power Factor Correction：力率改善）回路１１０は、ＦＲＤ１１１及び１１３と、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）１１２と、スナバ回路１１４により構成されている。入力端子１０１及び１０２には、整流された直流電力が供給され、この直流電力が誘導素子１０３を介してＦＰＣ回路１１０に入力され、電圧及び電流の位相が調整される。ＩＧＢＴ１１２は、ゲート端子に印加される制御信号に基づいてオン又はオフするスイッチング素子であり、ＩＧＢＴ１１２のスイッチング動作により、電圧及び電流の位相を一致させている。

インバータ回路１２０は、ＰＦＣ回路１１０の出力端子に接続された回路であり、ＰＦＣ回路１１０からの直流電力を交流電力に変換し、トランス１０５の１次側端子へ出力している。このインバータ回路１２０は、２つのＩＧＢＴ１２１及び１２４と、２つのＦＲＤ１２７及び１２８によって構成される。また、入力端子間には、平滑コンデンサとしての容量素子１０４が並列接続されている。インバータ回路１２０では、２つのＩＧＢＴ１２１及び１２４が、スイッチング動作を繰り返すことによって、直流を交流に変換している。

ＦＲＤ１１３，１２２，１２５は、それぞれＩＧＢＴ１１２，１２１，１２４に対して逆並列に接続される還流用の半導体ダイオードである。これらのＦＲＤは、降伏電圧がＩＧＢＴに比べて低く設定されており、ＩＧＢＴの耐圧を越える電圧がエミッタ端子及びコレクタ端子間に印加された場合に、自身がブレークダウン（降伏）することでＩＧＢＴが破損するのを防いでいる。

スナバ回路１１４，１２３，１２６は、それぞれＦＲＤ１１３，１２２，１２５に印加される逆方向バイアスを低減させるためのサージ電圧吸収回路であり、容量素子及び抵抗素子の直列回路からなる。つまり、ＦＰＣ回路１１０やインバータ回路１２０の各ＦＲＤには、サージ電圧吸収のためのスナバ回路が接続され、各ＦＲＤに印加されるサージ電圧をその降伏電圧よりも小さくなるようにして、ＦＲＤが破壊されるのを防止している。

整流回路１３０は、２つのＦＲＤ１３１及び１３２によって構成され、トランス１０５の２次側端子から出力される交流電力を直流電力に変換して出力する回路である。ＦＲＤ１３１，１３２のアノード端子は、トランス１０５の異なる２次側端子にそれぞれ接続され、カソード端子が互いに接続されるとともに、誘導素子１０６を介して出力端子１０７に接続されている。

ここで、インバータ回路１２０の出力段にはトランス１０５が接続されており、インバータ回路１２０の負荷は誘導性となっている。このため、インバータ回路１２０では、スイッチングのたびにサージ電圧が発生し、このサージ電圧が整流回路１３０に入力され、ＦＲＤ１３１及び１３２には定格出力を越えるサージ電圧が印加される。しかしながら、ＦＲＤ１３１及び１３２には、本実施の形態によるＰＩＮダイオード１が用いられているため、アバランシェ耐量が大きく、降伏電圧以上の逆バイアス電圧の印加が許容されるため、スナバ回路を省略することができる。

なお、図６では、本発明によるＰＩＮダイオードの電源装置１００への適用例として、整流回路１３０を構成するＦＲＤとして使用する場合について説明したが、本発明によるＰＩＮダイオードの適用方法は、このような場合に限定されるものではない。例えば、電源装置１００のＰＦＣ回路１１０やインバータ回路１２０のＦＲＤにも適用することができる。また、電源装置以外の装置の整流素子として使用することもできる。なお、本発明によるＰＩＮダイオードは、降伏電圧を従来のものよりも低く設定することができ、電力損失やスイッチング損失を低減することができるので、ＩＧＢＴ用のＦＷＤ（Flee Wheel Diode）として好適である。

本発明の実施の形態によるＰＩＮダイオードの一構成例を示した図である。図１のＰＩＮダイオードを用いた実験により判明したアバランシェ耐量及び降伏電圧を示した図である。ＰＩＮダイオードの降伏電圧の一例を示した図であり、ｎ⁻層の不純物濃度とアバランシェ降伏電圧との関係が示されている。アノード領域１３の厚さＷ_１の異なる３種類のＰＩＮダイオードについて理論的に推測されるアバランシェ降伏電圧を示した図である。本発明の実施の形態によるＰＩＮダイオードにおいて観測されたアバランシェ破壊の様子を従来例の場合と比較して示した図である。本発明の実施の形態によるＰＩＮダイオードを使用した電源装置の一構成例を示した図である。

符号の説明

１ＰＩＮダイオード
１０半導体基板
１２オートドープ部
１３アノード領域
１４ａ，１４ｂ耐圧構造領域
１５ドリフト領域
２１カソード電極
２２酸化膜
２３アノード電極
１００電源装置
１１０ＦＰＣ回路
１２０インバータ回路
１３０整流回路
１３１，１３２ＦＲＤ

Claims

第一導電型半導体層上に高抵抗半導体層が形成され、上記高抵抗半導体層の一主面から不純物を選択的に拡散させて第二導電型半導体領域を形成したＰＩＮダイオードにおいて、アバランシェ降伏電圧を２００ボルト以上２５０ボルト以下とし、かつ、上記第二導電型半導体層の厚さを６μｍ以上８μｍ以下としたことを特徴とするＰＩＮダイオード。
上記第二導電型半導体領域を取り囲む環状領域として、上記高抵抗半導体薄層の上記主面から不純物を選択的に拡散させて形成された耐圧構造領域を形成したことを特徴とする請求項１に記載のＰＩＮダイオード。