KR100456461B1 - 네트워크계층 및 전송계층 프로토콜 이중화를 위한 패킷전달방법 - Google Patents

네트워크계층 및 전송계층 프로토콜 이중화를 위한 패킷전달방법 Download PDF

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Abstract

본 발명은 이중화된 프로세서 보드를 갖는 통신 프로토콜 기반의 통신장비에서 패킷의 전달을 담당하는 네트워크 계층(L3)과 전송계층(L4) 프로토콜 이중화를 위한 패킷 전달방법에 관한 것이다.
이를 위한 본 발명은, 활성 프로세서 보드 및 대기 프로세서 보드로 이중화된 OSI 모델 구조의 통신 프로토콜 기반 통신장비에서 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법에 있어서, 상기 활성 프로세서 보드에서 각 계층별 헤더 정보를 갖는 패킷을 제1 물리계층(L1)을 통해 수신하는 패킷수신단계; 상기 활성 프로세서 보드의 가상 인터페이스에서 상기 수신된 패킷을 복사하여, 제1 패킷은 대기 프로세서 보드의 가상 인터페이스로 전달하고, 제2 패킷은 데이터링크계층(L2)의 헤더를 제거한 후 상위 프로토콜 스택으로 전송하는 제1패킷전송단계; 및상기 대기 프로세서 보드의 가상 인터페이스에서 상기 전송된 제1패킷으로부터 데이터링크계층(L2)의 헤더를 제거한 후, 상위 프로토콜 스택으로 전송하는 제2패킷전송단계를 포함한다.
본 발명에 의하면, 활성 프로세서 보드의 상위 프로토콜 스택과 대기 프로세서 보드의 상위 프로토콜 스택이 같은 수행 과정을 동시에 진행할 수 있고, 대기/활성이 절체되는 과정에서 연결이 계속적으로 유지될 수 있다.

Description

네트워크계층 및 전송계층 프로토콜 이중화를 위한 패킷 전달방법{A Packet Transmission Method for Dual Redundancy of Network Layer and Transport Layer Protocol}
본 발명은 네트워크 통신장비의 이중화를 위한 하드웨어 구조에 관한 것으로서 특히, 네트워크 제어 프로토콜이 구동되는 개방형 시스템 상호연결(Open System Interconnection;이하, OSI라 한다) 모델의 프로세서 이중화 보드에서 패킷의 전달을 담당하는 네트워크 계층(Network Layer:L3)과 전송계층(Transport Layer:L4) 이상의 상위 프로토콜의 이중화를 위한 패킷 전달방법에 관한 것이다.
네트워크 통신 전반을 관장하는 국제표준기구인 ISO의 표준은 OSI 모델이다. 개방형 시스템(Open System)은 기반 구조에 관계 없이 서로 다른 두 시스템 간에 통신을 가능케 하는 프로토콜을 모아 놓은 것이다. 이러한 OSI 모델의 목적은 하드웨어나 소프트웨어의 논리상의 변경 없이 서로 다른 시스템 간의 통신을 개방시키는 것이다. 상기 OSI 모델의 계층구조는, 제1계층은 물리계층(Physical Layer:L1), 제2계층은 데이터링크계층(Data Link Layer:L2), 제3계층은 네트워크계층(NetworkLayer:L3), 제4계층은 전송계층(Transport Layer:L4), 제5계층은 세션계층(Session Layer:L5), 제6계층은 표현계층(Presentation Layer:L6), 그리고 제7계층은 응용계층(Application Layer:L7)으로 구성되어 있다.
일반적으로, 네트워크 장비는 OSI에서 제안하는 제7계층과 비교하여 물리적 계층(L1)에서 데이터 링크계층(L2)까지를 이중화 하는 형태로 고려되어 있다. 그러나, 패킷망이 주류를 이루고 있는 현재 네트워크의 안정성을 위해서는 실제 패킷의 전송을 담당하는 네트워크 계층(L3) 및 전송계층(L4) 이상의 전반적인 네트워크 전송장비의 이중화가 고려되어야 하며, 이를 위해서는 하드웨어 및 소프트웨어의 연동하에 이중화가 고려되어야 한다.
패킷망이 주류를 이루고 있는 인터넷 망에서 각각의 패킷들은 계층별 프로토콜의 영향을 받으면서 라우팅 되고 있다. 일반적인 IP망에서는 패킷 라우팅 정보의 처리와 망의 제어를 위하여, MAC, IP, TCP/UDP, ARP, RARP, 그리고 ICMP 등의 프로토콜이 존재하고, 망 관리자의 요구에 의하여 TCP 혹은 UDP에 기반하는 상위 애플리케이션 프로토콜들이 존재한다.
ATM 교환기의 경우, 내부에 다수개의 독립된 프로세서를 갖는 보드들로 구성되어 있고, UNI를 통하여 물리적으로 상호 연결되어 있다. 또한, 상기 다수의 프로세서 보드들은 영구가상채널(PVC)을 사용하여 통신채널이 구성되고, 스위치 링크로 연결되어 ATM 셀로 서로 간에 통신을 수행하며, 그 위로 프로세서간 통신(Inter Processor Communication;이하, IPC라 한다) 메시지가 전달된다. 종래의 ATM 교환기는 ATM 채널을 시스템에 사용하는 프로세서간 통신 채널로 데이터 채널인 ATM 통신방식을 공유하여 사용함으로써, 데이터 경로와 프로세서간 통신 경로가 통합되어 데이터 경로에 문제가 발생할 경우 데이터 경로 뿐 아니라 안정성을 유지해야 하는 프로세서간 통신 경로에도 영향을 미치게 되어 문제가 되었고 특히, 상기 데이터 경로가 단절되는 경우에 지속적이고 안정적인 통신 경로 확보가 요구되는 IPC 경로까지 단절되는 상황이 발생되는 문제가 있었다.
이러한 문제를 해결하기 위한 교환기와 ATM 장비에 관련한 이중화의 기술은, 대부분 하드웨어의 이중적인 연결이나 활성 모드의 보드와 대기 모드의 보드간의 장애 정보 전달, 그리고 운영체제에서 제공하는 완벽한 쌍둥이 복사 처리방법 등을 들 수 있다. 하지만 이러한 장비 중심의 이중화 기술은 소프트웨어적인 완벽한 상기대기(hot-standby) 개념을 획득할 수 없었으며, 또한 운영체제 수준의 쌍둥이 복사 처리방법은 현재 복잡한 운영체제를 사용하는 현재 기술에 적용하기에는 불가능한 문제점이 있었다.
한편, 통신 시스템에서 이중화에 대한 선행특허의 일례로서, 대한민국 특허출원 제2000-70723호에는 통신 시스템에서 이중화 프로세싱 보드의 절체방법이 개시되어 있다. 상기 선행특허는, 활성 보드와 대기 보드를 구비한 통신 시스템에서,대기 보드가 처음 부팅되면 활성 보드에게 자신의 부팅을 알리고, 상기 활성 보드가 상기 두 보드의 동기화를 시도하기 위한 메시지를 상기 대기 보드에 전송함으로써, 상위 프로토콜과 하위 하드웨어 간의 종합적인 이중화를 실현한다. 그러나, 이는 사용자의 필요에 의해 생성되는 프로토콜에는 적용이 가능하지만 일반적인 라우팅 프로토콜 등에는 적용이 힘들며, 일반적인 패킷의 이중화를 통해서 투명한 계층적 분리가 불가능하다는 문제가 있었다.
이중화로 구성된 통신 시스템에서, 네트워크를 제어하는 프로토콜들은 활성프로세서 보드와 인접한 대기 프로세서 보드 사이에서 구동되며, 사용자가 감지하지 못하는 매 순간에도 메시지를 주고 받으면서 데이터를 처리하고 있다. 하지만 하드웨어적 혹은 소프트웨어적인 장애로 인하여 활성 프로세서 보드는 오류를 발생할 수 있으며, 동시에 프로토콜을 수행하는 태스크(쓰레드)는 특별한 조치를 취하지 못하고 무응답 상태로 존재하게 된다. 이 때, 대기 프로세서 보드는 기존의 활성 프로세서 보드의 프로토콜의 상태 유지를 위하여, 상기 장애가 발생한 활성 프로세서 보드와 같은 프로토콜이 바로 다음 동작을 이어서 수행할 수 있어야 한다.
따라서, 당 기술분야에서는, 이중화 시스템에서 활성 프로세서 보드의 장애 발생시, 대기 프로세서 보드가 활성화 되면서 기존의 프로토콜의 상태를 그대로 유지하고, 하드웨어적인 패킷의 전송 경로 및 주소 변경에 따른 상태 변경이 발생하지 않도록 하기 위하여 하드웨어적 패킷 전송 경로를 구성하는 방법의 필요성이 요구되어 왔었다.
본 발명은, 상기한 종래의 장비 중심의 이중화 기술 및 운영체제 수준의 쌍둥이 복사 처리방법의 문제점을 해결하고, 대기 상태의 보드가 활성화 되면서 기존의 프로토콜의 상태를 그대로 유지하기 위한 하드웨어적 전송 경로 및 주소 변경에 따른 상태 변경을 수행하지 않도록 하기 위하여, L3 이상의 프로토콜이 활성 보드와 대기 보드에서 같은 과정을 동시에 수행할 수 있도록 하는 네트워크계층 및 전송계층 프로토콜 이중화를 위한 패킷 전달방법을 제공하는데 그 목적이 있다.
도 1은 본 발명이 적용되는 통신 프로토콜 기반 통신장비에서의 이중화 구성 예시도이다.
도 2는 본 발명이 적용되는 통신 프로토콜 기반 통신장비에서 패킷 전송 흐름에 대한 예시도이다.
도 3은 본 발명이 적용되는 통신 프로토콜 기반 통신장비에서의 동작 모드 변환에 따른 절체과정을 보이는 예시도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 활성 프로세서 보드
102 : 활성 프로세서 보드의 상위 프로토콜 스택
103: 활성 프로세서 보드의 가상 인터페이스
104,105 : 활성 프로세서 보드의 물리계층
107 : 라인카드
111 : IPC 스위치
112,114 : 대기 프로세서 보드의 물리계층
115 : 대기 프로세서 보드의 상위 프로토콜 스택
116 : 대기 프로세서 보드
117 : 이중화 이더넷 라인
201 : MAC 헤더 202 : IP 헤더
203 : 사용자 데이터
상기 목적을 달성하기 위한 본 발명은, 활성 프로세서 보드 및 대기 프로세서 보드로 이중화된 OSI 모델 구조의 통신 프로토콜 기반 통신장비에서 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법에 있어서, 상기 활성 프로세서 보드에서 각 계층별 헤더 정보를 갖는 패킷을 제1 물리계층(L1)을 통해 수신하는 패킷수신단계; 상기 활성 프로세서 보드의 가상 인터페이스에서 상기 수신된 패킷을 복사하여, 제1 패킷은 대기 프로세서 보드의 가상 인터페이스로 전달하고, 제2 패킷은 데이터링크계층(L2)의 헤더를 제거한 후 상위 프로토콜 스택으로 전송하는 제1패킷전송단계; 및 상기 대기 프로세서 보드의 가상 인터페이스에서 상기 전송된 제1패킷으로부터 데이터링크계층(L2)의 헤더를 제거한 후, 상위 프로토콜 스택으로전송하는 제2패킷전송단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명이 적용되는 통신 프로토콜 기반 통신장비의 이중화 구성 예시도이다. 도 1에 도시된 바와 같이, 두 개의 메인 프로세서 보드(Main Processor board)(101,116)는 이중화 되어 있으며, 상기 두 개의 프로세서 보드(101,116)는 이중화를 위하여 물리계층(eth2;104,114)을 통해 이중화 이더넷 라인(117)을 형성하여 보드 동작신호, 보드 상태신호 및 보드 고장신호 등을 서로 송수신하며, 이를 통하여 상호 상태를 감시하게 된다. 여기서, 상기 두 프로세서 보드(101,116) 중 하나가 활성화(active) 상태이면 다른 하나는 대기(standby) 상태로 절체되고, 이는 상호간의 통신에 의해 어느 하나의 프로세서 보드가 다른 상대편 프로세서 보드의 상태를 확인하여, 상기 상대편 프로세서 보드와는 다른 상태로 절체되는 것이다.
도 1을 참조하면, 도면상에서 좌측의 프로세서 보드(101)는 활성화 상태에 있으며, 우측의 프로세서 보드(116)는 대기 상태로 있다. 상기 활성화 상태의 프로세서 보드(101)에서 수행되고 있는 상위 프로토콜에 관련한 스택(102)들은, OSI 모델의 7계층과 비교하여 네트워크 계층(L3) 이상의 상위 프로토콜 스택으로서, 실제외부 인터페이스인 라인카드(Linecard Processor;107)와 통신이 가능하도록 하는 IPC 패스(eth1;105)가 열려 있다. 상기 IPC 패스(105)의 통신 선로를 통해서 상기 프로토콜 스택(102)은 장비 외부에서 연결되어 있는 다른 프로토콜 스택과 메시지를 주고 받는다. 반대로, 상기 대기 상태의 프로세서 보드(116)에 존재하는 상위 프로토콜 스택(115)은 직접 외부 인터페이스와 연결 가능한 선로가 존재하지 않기 때문에, 상기 활성화 상태의 프로세서 보드(101)와 이중화를 위하여 준비가 되어 있는 이중화 이더넷 라인(117)을 통해서 모든 메시지를 주고 받게 된다.
도 2는 본 발명이 적용되는 통신 프로토콜 기반 통신장비에서 패킷 전송 흐름에 대한 예시도이다. 도 2를 참조하면, 도면에서 좌측의 프로세서 보드(101)는 활성화 상태로 있으며, 우측의 프로세서 보드(116)는 대기 상태로 있다.
또한, 상기 두 프로세서 보드(101,116)는 물리계층(eth2;104,114)을 통한 이중화 이더넷 라인을 이용하여 메시지를 주고 받는다. 활성화 상태의 프로세서 보드(101)에서 수행되고 있는 프로토콜에 관련된 스택(102)들은 도 1에 도시된 바와 같이, IPC 스위치(111)를 통해 연결되는 IPC 통신 경로를 이용하여 외부 인터페이스와 직접적으로 통신이 가능하다. 그러나, 대기 상태의 프로세서 보드(116)는 외부 인터페이스와 연결 가능한 선로가 연결되어 있지 않기 때문에 상기 외부 인터페이스와 직접적으로 통신할 수 없다. 따라서, 상기 대기 상태의 프로세서 보드(116)는 상기 이중화 이더넷 라인(114)을 통해 상기 활성화 상태의 프로세서보드(101)와 모든 메시지를 주고 받음으로써, 상기 활성 상태의 프로세서 보드(101)가 장애 발생으로 프로토콜이 구동하지 못할 때, 즉시 활성 상태 모드로 절체되어 연결이 유지되고, 계속해서 기존의 프로토콜의 상태를 그대로 유지하도록 한다.
상기 대기 상태의 프로세서 보드(116)에 존재하는 네트워크 계층(L3) 이상의 프로토콜에 관련된 스택(115)들이 상기 활성화 상태의 프로세서 보드(101)와 같은 순서로 수행되기 위해서는, 외부 인터페이스와 직접적인 패킷 전송 경로를 대체할 수 있는 경로 설정이 필요하다.
도 2에서 도시된 바와 같이, 가상 인터페이스(103,104)는 OS에 존재하는 L2계층 프로토콜 위에서, 패킷의 경로에 관한 업무를 담당하고 있다. 도 2를 참조하여, 상기 계층들에서의 패킷 전달 과정을 설명한다. 도 2에서 패킷은, 계층별 헤더 정보(201,202,203)를 가지고 상기 활성화 되어 있는 메인 프로세서 보드(101)로 들어 오게 된다. 상기 활성 상태의 프로세서 보드(101)로 들어온 상기 패킷은, 가상 인터페이스 계층(L2)을 통과하면서 L2 계층 헤더(MAC header;201)가 제거되어 L3 헤더(202)를 가지고 있는 패킷(205)으로 변환되고, 상기 L3 헤더(202)를 가지고 있는 패킷을 복사한 후, 하나(205)는 상위 프로토콜 스택(102)으로 전달하고, 상기 복사된 패킷은 이중화 이더넷 경로(104)를 통해서 상기 대기 상태의 프로세서 보드(116)로 전달한다. 이때, 상기 대기 상태의 프로세서 보드(116)로 전달되는 상기 복사된 패킷(207)은 상기 L2 계층의 헤더(MAC header;202)를 붙여서 보내게 된다.
이로써, 상기 이중화를 위한 이더넷 라인 eth2(114)를 통해서 상기 대기 상태의 프로세서 보드(116)로 들어오는 패킷 정보(207)가, 물리계층 즉, eth1(112)의 헤더를 가지고 들어 오고 있으므로, 내부적으로 브로드캐스트를 통해서 eth1(112)을 통해 들어오는 과정과 동일하게 되고, 상기 대기 상태의 프로세서 보드(116)의 가상 인터페이스 계층(L2)에서는 상기 활성 상태의 프로세서 보드(101)와 같은 형상으로 보이게 된다. 이때, 상기 활성 상태의 프로세서 보드(101)의 이더넷 물리적 디바이스(eth1;105)와 상기 대기 상태의 프로세서 보드(116)의 이더넷 물리적 디바이스(eth1;112)는 서로 동일한 MAC 어드레스와 동일한 IP 어드레스를 갖는다.
한편, 상기 프로세서 보드에서 패킷이 내려가는 경우, 상기 활성화 상태의 프로세서 보드(101)에서 패킷이 내려가므로 상기 대기 상태의 프로세서 보드(116)에서는 이를 중복하여 패킷을 내려보내지 않도록 이중 패킷을 필터링 한다. 즉, 패킷이 내려가는 과정(209)에서, 대기 상태의 프로세서 보드(116)에 존재하는 가상 인터페이스 계층(L2; 113)은 모든 패킷의 전송을 차단할 수 있으며 외부 프로토콜 스택이 이중의 정보(211)를 받지 않도록 필터링 작업(210)을 하는 것이다.
도 3은 본 발명이 적용되는 통신 프로토콜 기반 통신장비에서의 동작 모드 변환에 따른 절체과정을 보이는 예시도이다. 도 2에서, 상기 활성화 상태의 프로세서 보드(101)로 패킷이 들어 올때, 상기 활성화 상태의 프로세서 보드(101)의 물리계층(eth1;105)이 가지는 MAC 어드레스(201) 및 IP어드레스(202)를 갖고 들어 온다. 이때, 상기 대기 상태의 프로세서 보드(116)의 물리계층(eth1; 112)은 실제 동작하고 있지 않기 때문에, 도 3에 도시된 바와 같이, 상기 활성 상태의 프로세서 보드(101)의 물리계층(105)과 동일한 MAC 주소와 IP 주소를 가지더라도 IPC 통신에는 영향을 주지 않는다. 이를 위해서는 IPC를 위한 스위치(302)가 상대방 IPC 스위치(305)의 정보(304)를 통해서 완전히 끊어져 있는 상태가 유지 되어야 한다.
도 3을 참조하면, 최초에 활성 상태로 있던 프로세서 보드(101)에 장애가 발생한 경우(301), 최초에 대기 상태로 있던 프로세서 보드(116)는 상기 장애 발생을 감지하여 즉시, 활성화 상태로 절체된다. 이때, 상기 대기 상태에서 활성화 상태로 절체된 프로세서 보드(116) 내의 프로토콜 스택(115)이 상기 최초 활성 상태의 프로세서 보드(101) 내의 프로토콜 스택(102)에 이은 작업을 계속해서 수행하기 위해서는, 같은 MAC 주소와 IP 주소가 충족되어야 하며, 이와 같이 함으로써 연결이 끊어진 것으로 보이지 않는다. 따라서, 같은 MAC 주소와 IP 주소를 가질 수 있으면서도 내부 IPC에 충돌을 일으키지 않는 구조를 가짐으로써, L3 이상의 프로토콜이 절체되는 과정에서 연결을 잃어 버리지 않게 된다.
이상에서 설명한 바와 같이, 이중화로 구현된 통신 프로토콜 기반의 통신 장비에서, 대기 상태의 프로세서 보드(116)에 존재하는 L3 이상의 상위 프로토콜스택(115)이 활성화 상태의 프로세서 보드(101)와 같은 질과 양의 패킷을 전달 받을 수 있도록, 활성화 상태의 프로세서 보드(101)의 가상 인터페이스(L2;103)에서 입력되는 패킷을 복사하는 기능을 구비하고, 상기 복사된 이중화 패킷을 대기 상태의 프로세서 보드(116)의 가상 인터페이스(L2;113)로 전송하기 위하여 패킷 전송 경로를 형성한다. 또한, 상기 대기 상태의 프로세서 보드(116)가 패킷을 외부 인터페이스의 프로토콜 스택으로 전달하는 경우, 상기 외부 프로토콜 스택이 상기 활성화 상태의 프로세서 보드(101)로부터 받은 동일한 정보를 이중으로 받지 않도록 미리 패킷을 필터링하는 기능을 구비한다.
특히, 활성화 상태의 프로세서 보드(101)의 이더넷 물리계층(eth1;105)과 대기 상태의 프로세서 보드(116)의 이더넷 물리계층(eth1;112)은 동일한 MAC 어드레스 및 동일한 IP 어드레스를 갖는다. 따라서, 상기 활성화 상태의 프로세서 보드(101)에 존재하는 가상 인터페이스(103)는 외부망에서 입력되는 모든 패킷을 복사하여, 상기 활성화 상태의 프로세서 보드(101)의 가상 인터페이스와 동일한 MAC 어드레스 및 동일한 IP 어드레스를 갖는 대기 상태의 프로세서 보드(116)의 가상 인터페이스로 상기 복사된 패킷을 전송한다. 이때, 상기 전송은 이중화 패킷 전송 경로인 이중화 이더넷 물리계층(eth2;104)을 통해 이루어진다. 이와 같이, 활성화 상태의 프로세서 보드(101)와 대기 상태의 프로세서 보드(116)의 IPC를 위한 인터페이스가 같은 MAC 어드레스 및 IP 어드레스를 갖도록 함으로써, 외부 통신망에서는 대기상태에서 활성화 상태로 절체되더라도 연결이 계속 유지되고 있는 것이 된다.
또한, 상기 대기 상태의 프로세서 보드(116)의 가상 인터페이스(113)는 활성화/대기 상태의 정보를 읽어서 외부망으로 내려가는 모든 패킷을 삭제한다. 이는 상기 활성화 상태의 프로세서 보드(101)에서 이미 패킷을 내려 보냈기 때문에, 동일한 패킷이 이중으로 내려가는 것을 방지하기 위한 것이다.
본 발명의 상세한 설명 및 도면에는 본 발명을 이해를 돕기 위한 바람직한 일실시예를 개시한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리의 범위는 상기한 상세한 설명에 의해 결정되는 것이 아니라 첨부한 청구범위에 결정되어야만 할 것이다.
본 발명에 따르면, 이중화된 프로세서 보드에서, 활성화 상태의 프로세서 보드에 존재하는 상위 프로토콜 스택과 대기 상태의 프로세서 보드에 존재하는 상위 프로토콜 스택이 같은 수행 과정을 동시에 진행할 수 있으며, 활성화 상태의 프로세서 보드에 장애가 발생하는 경우, 대기 상태의 프로세서 보드가 활성화 상태로 절체되는 과정에서 연결이 계속적으로 유지될 수 있다.
상술한 상세한 설명 및 도면에 개시된 내용은 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게는 본 발명의 정신을 벗어나지 않는 범위 내에서 다양한 수정 및 변경이 가능함은 명백한 것이다.

Claims (5)

  1. 활성 프로세서 보드 및 대기 프로세서 보드로 이중화된 OSI 모델 구조의 통신 프로토콜 기반 통신장비에서 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법에 있어서,
    상기 활성 프로세서 보드에서 각 계층별 헤더 정보를 갖는 패킷을 제1 물리계층(L1)을 통해 수신하는 패킷수신단계;
    상기 활성 프로세서 보드의 가상 인터페이스에서 상기 수신된 패킷을 복사하여, 제1 패킷은 대기 프로세서 보드의 가상 인터페이스로 전달하고, 제2 패킷은 데이터링크계층(L2)의 헤더를 제거한 후 상위 프로토콜 스택으로 전송하는 제1패킷전송단계; 및
    상기 대기 프로세서 보드의 가상 인터페이스에서 상기 전송된 제1패킷으로부터 데이터링크계층(L2)의 헤더를 제거한 후, 상위 프로토콜 스택으로 전송하는 제2패킷전송단계를 포함하는 것을 특징으로 하는 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법.
  2. 제 1항에 있어서,
    상기 대기 프로세서 보드의 가상 인터페이스와 상기 활성 프로세서 보드의 가상 인터페이스는 상호 동일한 MAC 어드레스 및 동일한 IP 어드레스를 갖는 것을 특징으로 하는 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법.
  3. 제 1항에 있어서, 상기 가상 인터페이스는,
    운영체제에 존재하는 데이터링크계층(L2) 프로토콜 상에서 패킷의 경로를 설정하는 것을 특징으로 하는 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법.
  4. 제 1항에 있어서, 상기 제1 패킷은,
    상기 활성 프로세서 보드의 제2 물리계층(L1) 및 상기 대기 프로세서 보드의 제3 물리계층(L1) 간에 연결된 이중화 이더넷 라인을 통해 상기 대기 프로세서 보드의 가상 인터페이스로 전달되는 것을 특징으로 하는 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법.
  5. 제 1항에 있어서, 상기 제2패킷전송단계는,
    상기 대기 프로세서 보드의 가상 인터페이스는 외부망으로 전달되는 패킷을 삭제하는 단계를 더 포함하는 것을 특징으로 하는 네트워크계층 및 전송계층 이중화를 위한 패킷 전달방법.
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