KR100453949B1 - Operation control circuit of semiconductor device - Google Patents

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Abstract

본 발명은 동기식 SRAM에서 클럭이 인에이블되지 않을 때 리셋신호와 칩 인에이블신호의 변화에 따라 동기되도록 하여 소자의 작동을 확실하게 잡아주도록 하는 반도체장치의 작동 제어회로에 관한 것으로서, 클럭신호를 인에이블신호로 받는 래치의 입력단을 스위칭하는 스위칭부로 이루어진 반도체장치의 작동 제어회로에 있어서, 리셋신호와 칩 인에이블신호의 변화를 클럭신호로 인식하여 동기되도록 함으로서 소자에 대한 신뢰성을 향상시킬 수 있게 된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operation control circuit of a semiconductor device that secures operation of a device by synchronizing with a change of a reset signal and a chip enable signal when a clock is not enabled in a synchronous SRAM. In an operation control circuit of a semiconductor device including a switching unit for switching an input terminal of a latch received as an enable signal, reliability of a device can be improved by recognizing and synchronizing a change of a reset signal and a chip enable signal as a clock signal. .

Description

반도체장치의 작동 제어회로Operation control circuit of semiconductor device

본 발명은 반도체장치의 작동 제어회로에 관한 것으로서, 보다 상세하게는 동기식 SRAM에서 클럭이 인에이블되지 않을 때 리셋신호와 칩 인에이블신호의 변화에 따라 동기되어 소자의 작동을 확실하게 잡아주도록 하는 반도체장치의 작동 제어회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operation control circuit of a semiconductor device, and more particularly, a semiconductor, which is synchronized with a change of a reset signal and a chip enable signal when a clock is not enabled in a synchronous SRAM, to securely hold an operation of a device. It relates to an operation control circuit of the device.

반도체장치의 메모리는 컴퓨터, 통신시스템, 화상처리시스템 등에서 사용되는 데이타나 명령 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하는 것으로써 대표적으로 반도체, 테이프, 디스크, 광학방식 등이 있는데 현재 반도체 메모리가 대부분을 차지하고 있다. 이런 반도체 메모리는 데이타 저장방식의 전기적 특성 등에 따라 구분되는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), Flash Memory, ROM(Read Only Memory) 등의 여러 종류가 있는데 이중 DRAM이 차지하는 비중이 가장 크다. The memory of a semiconductor device is a generic term used to temporarily or permanently store data or instructions used in computers, communication systems, image processing systems, etc. Typical semiconductors include tape, disk, optical, etc. Memory occupies most of it. Such semiconductor memories are divided into various types such as DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), Flash Memory, and ROM (Read Only Memory), which are classified according to the electrical characteristics of the data storage method. This is the biggest.

상기 SRAM은 랜덤 엑세스에 의한 읽기와 쓰기가 가능하고 외부 클럭이나 리플래싱이 필요없는 스태틱회로로 구성할 수 있으며, 전력공급을 중단하면 데이터가 소멸되는 휘발성 메모리이다. The SRAM may be configured as a static circuit capable of reading and writing by random access and requiring no external clock or reflashing. The SRAM is a volatile memory which loses data when power is interrupted.

이 SRAM은 스토레지 노드에서의 누설전류를 보상해줄 수 있는 전력지속 플립플롭을 기본 메모리 셀로 한다. 한 개의 셀은 6개의 소자로 구성되어 DRAM 셀보다 크고 복잡하므로 비트당 단가가 비싸며 동일공정 사용할 때 DRAM보다 칩 밀도가 낮다. 그러나 누설전류의 보상을 위한 리플래쉬 과정이 필요하지 않은 스태틱회로로 구성되는 SRAM은 저전력으로 구현이 가능하고, 빠른 동작속도를 얻을 수 있다. 또한 어드레스 멀티플랙싱을 하지 않으므로 칩의 사용이 간단하며 빠르다는 특징이 있다. This SRAM uses a power sustained flip-flop as the basic memory cell to compensate for leakage current at the storage node. One cell consists of six devices, which are larger and more complex than DRAM cells, resulting in higher cost per bit and lower chip density than DRAM in the same process. However, an SRAM composed of a static circuit that does not require a refresh process for compensating for leakage current can be implemented at low power and obtain a fast operation speed. In addition, since the address multiplexing is not performed, the chip is simple and fast.

이러한 메모리회로에는 어드레스 및 내부 제어신호를 일정시간 유지·기억하는 동작을 하게 하는 래치가 있어 '0'이나 '1'의 두가지 안정상태를 유지하게 된다. Such a memory circuit has a latch for operating an address and an internal control signal for a predetermined time, thereby maintaining two stable states of '0' and '1'.

도1은 일반적인 래치의 작동을 제어하는 회로를 나타낸 회로도이다. 1 is a circuit diagram showing a circuit for controlling the operation of a general latch.

도1에 도시된 바와 같이 칩 아이들신호(ZZ)와 리셋신호(RESET)를 인버터(40)에 의해 반전된 신호를 입력으로 받는 노어게이트(30)와, 노어게이트(30)의 출력값(Q)을 입력받아 클럭신호(CLK)를 인에이블신호로 받는 래치(10)의 입력단(D)을 스위칭하는 스위칭부(20)로 이루어진다. As shown in FIG. 1, the NOR gate 30 which receives the chip idle signal ZZ and the reset signal RESET inverted by the inverter 40 as an input, and the output value Q of the NOR gate 30. The switching unit 20 is configured to switch the input terminal D of the latch 10 that receives the clock signal CLK as the enable signal.

스위칭부(20)는 전원전압(Vcc) 사이에 매개되고 게이트가 노어게이트(30)의 출력단과 연결된 PMOSFET(25)로 이루어진다. The switching unit 20 is composed of a PMOSFET 25, which is interposed between the power supply voltage Vcc and whose gate is connected to the output terminal of the NOR gate 30.

상기와 같이 이루어진 래치(10)의 작동 제어회로는 스위칭부(20)인 PMOSFET(25)가 오프상태일 때 클럭신호가 'H'가 되면 동기되어 작동됨으로서 입력단(D)에 인가되는 신호를 출력단(Q)으로 내보내게 된다. The operation control circuit of the latch 10 configured as described above is operated in synchronization when the clock signal becomes 'H' when the PMOSFET 25, which is the switching unit 20, is turned off, thereby outputting a signal applied to the input terminal D. Will be exported to (Q).

PMOSFET(25)의 상태는 리셋신호(RESET)가 'H'이고 칩 아이들신호(ZZ)가 'L'일 때 오프되고 그 외의 신호에서는 온되어 전원전압(Vcc)이 래치(10)의 입력단(D)에 걸려 출력값(Q)이 변하게 된다. The state of the PMOSFET 25 is turned off when the reset signal RESET is 'H' and the chip idle signal ZZ is 'L', and is turned on in other signals so that the power supply voltage Vcc becomes the input terminal of the latch 10 ( D), the output value Q is changed.

그러나 래치(10)의 동작은 스위칭부(20)의 작동에 의한 입력이 클럭신호(CLK)가 인에이블일 경우에만 동기되어 출력값(Q)으로 유지되기 때문에 클럭이 인에이블되지 않으면 래치(10)를 스탠바이상태로 잡아줄 수 없다는 문제점이 있다. However, since the operation of the latch 10 is kept synchronized with the output value Q only when the input by the operation of the switching unit 20 is the clock signal CLK, the latch 10 is not enabled. There is a problem that can not hold the standby state.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 클럭신호에 의해 동기되는 반도체장치를 클럭신호가 디스에이블 상태일 때도 반도체장치의 상태를 변화시켜 스탠바이상태를 잡아줄 수 있도록 하는 반도체장치의 작동 제어회로를 제공함에 있다. The present invention has been made to solve the above problems, and an object of the present invention is to change the state of a semiconductor device synchronized with a clock signal even when the clock signal is in a disabled state to hold a standby state. To provide an operation control circuit of a semiconductor device.

상기와 같은 목적을 실현하기 위한 본 발명은 클럭신호를 인에이블신호로 받는 래치의 입력단을 스위칭하는 스위칭부로 이루어진 반도체장치의 작동 제어회로에 있어서, 칩 아이들신호는 노어게이트의 일측 입력단에 연결되고, 리셋신호는 인버터를 매개하여 노어게이트의 타측 입력단에 연결됨과 아울러 클럭과 연결되고, 노어게이트의 출력은 스위칭부와 연결되도록 이루어진다. In the present invention for realizing the above object, in the operation control circuit of the semiconductor device comprising a switching unit for switching the input terminal of the latch for receiving the clock signal as an enable signal, the chip idle signal is connected to one input terminal of the NOR gate, The reset signal is connected to the other input terminal of the NOR gate through the inverter and to the clock, and the output of the NOR gate is connected to the switching unit.

또한 클럭신호를 인에이블신호로 받는 래치의 입력단을 스위칭하는 스위칭부로 이루어진 반도체장치의 작동 제어회로에 있어서, 칩 아이들신호는 인버터를 매개로 스위칭부에 연결되고, 칩 인에이블신호는 클럭에 연결되어 이루어진다. In addition, in an operation control circuit of a semiconductor device including a switching unit for switching an input terminal of a latch receiving a clock signal as an enable signal, the chip idle signal is connected to the switching unit via an inverter, and the chip enable signal is connected to the clock. Is done.

상기와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다. Referring to the operation of the present invention made as described above are as follows.

먼저 리셋신호가 노말상태에서 고전위 상태로 있다가 리셋을 걸게 되어 저전위 상태로 변화될 때 인버터에 의해 저전위에서 고전위로 변동이 되어 이 변동값으로 래치를 동기시키도록 작동된다. First, when the reset signal is changed from the normal state to the high potential state, and then resets, and is changed to the low potential state, the reset signal is changed from the low potential to the high potential and is operated to synchronize the latch with this change value.

또한 클럭이 디스에이블 상태일 때 칩 아이들신호를 입력받아 반전시켜 스위칭부와 연결시키면 클럭신호가 디스에이블될 때에도 칩 인에이블신호의 변화로 래치를 작동시키게 된다. In addition, when the clock is disabled, when the chip idle signal is input and inverted and connected to the switching unit, the latch is activated by the change of the chip enable signal even when the clock signal is disabled.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

도2는 본 발명에 따른 실시예를 나타낸 도면으로서 반도체장치의 작동 제업회로에 의한 회로도이다. 2 is a circuit diagram of an operating manufacturing circuit of a semiconductor device, showing an embodiment according to the present invention.

도2에 도시된 바와 같이 클럭신호(CLK)를 인에이블신호로 받는 래치(10)의 입력단(D)을 스위칭하는 스위칭부(20)로 이루어진 반도체장치의 작동 제어회로에 있어서, 칩 아이들신호(ZZ)는 노어게이트(30)의 일측 입력단에 연결되고, 리셋신호(RESET)는 인버터(40)를 매개하여 노어게이트(30)의 타측 입력단에 연결됨과 아울러 클럭신호(CLK)와 연결되고, 노어게이트(30)의 출력은 스위칭부(20)와 연결되도록 이루어진다. In the operation control circuit of the semiconductor device including the switching unit 20 for switching the input terminal D of the latch 10 that receives the clock signal CLK as an enable signal, as shown in FIG. ZZ) is connected to one input terminal of the NOR gate 30, the reset signal RESET is connected to the other input terminal of the NOR gate 30 through the inverter 40, and is also connected to the clock signal CLK, NOR The output of the gate 30 is made to be connected to the switching unit 20.

스위칭부(20)는 전원전압(Vcc) 사이에 매개되고 게이트가 노어게이트의 출력단과 연결된 PMOSFET(25)로 이루어진다. The switching unit 20 is composed of a PMOSFET 25 which is interposed between the power supply voltage Vcc and a gate is connected to the output terminal of the NOR gate.

상기와 같이 이루어진 반도체장치의 작동 제어회로는 초기조건으로 리셋시켜 주어야만 소자가 동작되는 래치(10)의 경우 초기 리셋을 걸면 리셋신호(RESET)는 노말상태에서 고전위 상태로 있다가 저전위로 상태가 변화되면 인버터의 후단에서는 저전위에서 고전위로 변화된다. 그러면 이 신호가 래치(10)의 클럭단에 인가되고 래치(10)는 이 신호에 따라 동기되어 입력단(D) 값을 출력단(Q)으로 출력하고 이값을 유지하는 스탠바이상태로 있게 된다. The operation control circuit of the semiconductor device configured as described above is reset to an initial condition. In the case of the latch 10 in which the device is operated, when the initial reset is applied, the reset signal RESET is in a high potential state from a normal state to a low potential state. When changed, it is changed from low potential to high potential at the rear stage of the inverter. This signal is then applied to the clock stage of the latch 10 and the latch 10 is synchronized with the signal to output a value of the input terminal D to the output terminal Q and to be in a standby state maintaining this value.

도3에 도시된 타이밍차트에서도 보는 바와 같이 클럭의 디스에이블상태에서도 초기리셋이 4사이클 동안 저전위에 있다가 4사이클 후 상승되는 시점에서 래치(10)가 동기되도록 한다. As shown in the timing chart shown in FIG. 3, even when the clock is disabled, the latch 10 is synchronized when the initial reset is at a low potential for 4 cycles and then rises after 4 cycles.

도4는 반도체장치의 작동 제어회로에 대한 다른 실시예로서, 도4에 도시된 바와 같이 클럭신호(CLK)를 인에이블신호로 받는 래치(10)의 입력단(D)을 스위칭하는 스위칭부(20)로 이루어진 반도체장치의 작동 제어회로에 있어서, 칩 아이들신호(ZZ)는 인버터(50)를 매개로 스위칭부(20)에 연결되고, 칩 인에이블신호(CE)가 클럭(CLK)과 연결되어 이루어진다. FIG. 4 is another embodiment of an operation control circuit of a semiconductor device, and as shown in FIG. 4, a switching unit 20 for switching an input terminal D of a latch 10 that receives a clock signal CLK as an enable signal. In the operation control circuit of the semiconductor device consisting of a), the chip idle signal (ZZ) is connected to the switching unit 20 via the inverter 50, the chip enable signal (CE) is connected to the clock (CLK) Is done.

스위칭부(20)는 전원전압(Vcc) 사이에 매개되고 게이트가 노어게이트의 출력단과 연결된 PMOSFET(25)로 이루어진다. The switching unit 20 is composed of a PMOSFET 25 which is interposed between the power supply voltage Vcc and a gate is connected to the output terminal of the NOR gate.

상기와 같이 이루어진 반도체장치의 작동 제어회로는 칩 아이들신호(ZZ)가 고전위에서 저전위로 변화되면 스위칭부(20)가 온되어 강제적으로 입력단(D)이 고전위로 잡히게 된다. 그러나 전단계에서 입력이 저전위였을 경우에는 래치(10)의 출력단(Q)은 저전위에서 고전위로 변화하지 않게 된다. 그러나 칩 인에이블신호(CE)가 칩을 선택하기 위해 저전위서 고전위로 변하는 시점에 동기되어 출력을 스탠바이 상태로 유지할 수 있게 된다. In the operation control circuit of the semiconductor device configured as described above, when the chip idle signal ZZ is changed from the high potential to the low potential, the switching unit 20 is turned on to force the input terminal D to be held at the high potential. However, when the input was at the low potential in the previous step, the output terminal Q of the latch 10 does not change from the low potential to the high potential. However, it is possible to keep the output in a standby state in synchronization with the time when the chip enable signal CE changes from the low potential to the high potential to select the chip.

상기한 바와 같이 본 발명은 클럭신호에 따라 동기되어 작동되는 반도체장치에 클럭이 인에이블 되었을 때 리셋신호와 칩 인에이블 신호의 변화에 동기되어 작동함으로서 반도체장치에 대한 신뢰성을 향상시킬 수 있다는 이점이 있다. As described above, the present invention has the advantage that the reliability of the semiconductor device can be improved by operating in synchronization with the change of the reset signal and the chip enable signal when the clock is enabled in the semiconductor device operated in synchronization with the clock signal. have.

도1은 일반적인 반도체장치의 작동 제어회로를 나타낸 회로도이다. 1 is a circuit diagram showing an operation control circuit of a general semiconductor device.

도2는 본 발명에 의한 실시예로서 반도체장치의 작동 제어회로를 나타낸 회로도이다. 2 is a circuit diagram showing an operation control circuit of a semiconductor device as an embodiment according to the present invention.

도3은 리셋신호와 클럭신호의 변동 상태를 나타낸 타이밍도이다. 3 is a timing diagram showing a variation state of the reset signal and the clock signal.

도4는 본 발명에 의한 다른 실시예로서 반도체장치의 작동 제어회로를 나타낸 회로도이다. 4 is a circuit diagram showing an operation control circuit of a semiconductor device according to another embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-

10 : 래치10: latch

20 : 스위칭부20: switching unit

30 : 노어게이트30: NOR GATE

40, 50 : 인버터40, 50: inverter

Claims (2)

클럭신호를 인에이블신호로 받는 래치의 입력단을 스위칭하는 스위칭부로 이루어진 반도체장치의 작동 제어회로에 있어서, In the operation control circuit of a semiconductor device comprising a switching unit for switching the input terminal of the latch for receiving the clock signal as an enable signal, 칩 아이들신호는 노어게이트의 일측 입력단에 연결되고, 리셋신호는 인버터를 매개하여 노어게이트의 타측 입력단에 연결됨과 아울러 클럭과 연결되고, 노어게이트의 출력은 스위칭부와 연결되어 이루어진 것The chip idle signal is connected to one input terminal of the NOR gate, and the reset signal is connected to the other input terminal of the NOR gate through an inverter and to the clock, and the output of the NOR gate is connected to the switching unit. 을 특징으로 하는 반도체장치의 작동 제어회로.Operation control circuit of the semiconductor device, characterized in that. 클럭신호를 인에이블신호로 받는 래치의 입력단을 스위칭하는 스위칭부로 이루어진 반도체장치의 작동 제어회로에 있어서, In the operation control circuit of a semiconductor device comprising a switching unit for switching the input terminal of the latch for receiving the clock signal as an enable signal, 칩 아이들신호는 인버터를 매개로 스위칭부에 연결되고, 칩 인에이블신호가 클럭과 연결되어 이루어진 것The chip idle signal is connected to the switching unit via an inverter, and the chip enable signal is connected to the clock. 을 특징으로 하는 반도체장치의 작동 제어회로. Operation control circuit of the semiconductor device, characterized in that.
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