KR100200914B1 - Data input buffer current of semiconductor memory device - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 : 데이타 입력 버퍼회로를 구비하는 반도체 메모리 장치.1. Technical field to which the invention described in the claims belongs: A semiconductor memory device comprising a data input buffer circuit.

2. 발해결하려고 하는 기술적 과제 : 본 발명은 동기 다이나믹 램에서 라이트시에는 라이트 동작시 수행되고 리이드시에는 데이타 입력 버퍼의 동작을 차단하는 리이드에 관여하는 제어 클럭 예를들면 활성화 제어신호로 불필요한 전류소모를 제거하는 데이타 입력 버퍼회로를 제공한다.2. Technical problem to be solved by the present invention: In the synchronous dynamic RAM, the present invention performs a write operation at the time of writing and a control clock involved in the read which blocks the operation of the data input buffer at the read time. Provides a data input buffer circuit that eliminates consumption.

3. 발명의 해결방법의 요지 : 본 발명은 클럭에 동기되어 동작하고 입출력핀을 같이 사용하는 반도체 메모리장치의 데이타 입력 버퍼회로에 있어서, 동기된 상기 클럭에 의해 동작되고 기준전압과 데이타 입력 신호를 비교하는 전압 비교 수단과, 클럭 제어신호와 전원전압 제어신호를 입력신호로 하여 상기 전압 비교 수단으로 부터의 신호를 스위칭하고 정보를 래치하여 저장하는 래치 수단과, 데이타 리이드 동작시 상기 데이타 입력 버퍼가 동작하지 않도록 하는 활성화 제어신호들을 상기 데이타 입력 버퍼의 입력단에 인가하는 클럭 발생 수단을 포함한다.3. Summary of the Invention The present invention relates to a data input buffer circuit of a semiconductor memory device which operates in synchronization with a clock and uses input / output pins together, wherein the data input signal is operated by the clock in synchronization. A voltage comparing means for comparing, a latching means for switching a signal from said voltage comparing means and latching and storing information from a clock control signal and a power supply voltage control signal as input signals, and said data input buffer in a data read operation. And clock generation means for applying activation control signals to the input terminal of the data input buffer to prevent operation.

4. 발명의 중요한 용도 : 반도체 메모리장치의 데이타 입력 버퍼에 적합하게 사용된다.4. Important use of the invention: It is suitably used for data input buffer of semiconductor memory device.

Description

동작 전류를 감소시킨 반도체 메모리장치의 데이타 입력 버퍼회로Data input buffer circuit of semiconductor memory device with reduced operating current

제1도는 종래기술에 따른 동기 다이나믹 램의 데이타 입력 버퍼회로의 구체적인 회로도.1 is a specific circuit diagram of a data input buffer circuit of a synchronous dynamic RAM according to the prior art.

제2도는 제1도의 동작 타이밍도.2 is an operation timing diagram of FIG.

제3도는 본 발명에 의한 동기 다이나믹 램의 데이타 입력 버퍼회로의 구체적인 회로도.3 is a specific circuit diagram of a data input buffer circuit of a synchronous dynamic RAM according to the present invention.

제4도의 제3도의 동작 타이밍도.3 is an operation timing diagram of FIG. 3.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 동기 다이나믹 램(Synchronous Dynamic RAM)에서 라이트(write)시에는 라이트 동작이 수행되고 리이드(Read)시에는 데이타 입력 버퍼의 동작을 차단하여 불필요한 동작 전류 소모를 제거하는 데이타 입력 버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device. In particular, a write operation is performed during a write in a synchronous dynamic RAM and a data input buffer is blocked during read, thereby reducing unnecessary current consumption. A data input buffer circuit to be removed.

일반적으로, 반도체 메모리장치에 있어서 시스템이 소형화 되고 휴대화 되면서 소비전력을 최소화하는 것이 중요한 문제로 등장하고 있다. 따라서, 저전압에서 동작하는 메모리장치의 개발과 함께 동작전류의 감소도 메모리장치를 설계하는데 중요한 고려요소이다. 메모리장치에서 불필요하게 흐르는 전류는 제거 되어야 한다.In general, minimizing power consumption as a system becomes smaller and more portable in a semiconductor memory device has emerged as an important problem. Therefore, the reduction of the operating current along with the development of the memory device operating at low voltage is also an important consideration in designing the memory device. Unnecessarily flowing current from the memory device must be removed.

종래의 기술에 의해 사용된 노멀 다이나믹 램(Normal Dynamic RAM)의 데이타 입력 버퍼에서 입출격 핀을 공유하므로서 리이드(Read)시에 데이타가 나오는 데이타 입출력 핀(DQ Pin)이 라이트(write)시에는 데이타가 들어가는 데이타 입출핀은 리이드와 라이트시에 같은 핀(Pin)을 사용한다. 리이드 동작을 하면 데이타 출력 핀 DQ로 데이타가 토글링(Toggling)하면서 출력된다. 이때 데이타 입력버퍼의 입력단에 상기 출력이 인가되어 상기 데이타 입력버퍼가 동작하게 되는데 이것을 방지하기 위해 데이타 입력버퍼의 출력단에 WEB 버퍼의 출력인 PWR클럭이 인가되어 라이트시에만 데이타 입력버퍼가 동작하게 한다.Data input and output pins are shared in the data input buffer of the normal dynamic RAM used by the prior art, and data is output at the read time. The data input / output pins that enter are the same pins as lead and write. In read operation, data is toggled through the data output pin DQ. At this time, the output is applied to the input terminal of the data input buffer to operate the data input buffer. To prevent this, the PWR clock, which is the output of the WEB buffer, is applied to the output terminal of the data input buffer so that the data input buffer operates only at the time of writing. .

제1도는 동기 다이나믹 램(Synchronous Dynamic RAM)의 데이타 입력버퍼회로의 회로도이다.1 is a circuit diagram of a data input buffer circuit of a synchronous dynamic RAM.

제1도와 같이, 클럭(Clock)에 동기되어 동작하는 동기 다이나믹 램의 경우에 상기 PWR클럭에 의하여 데이타 입력 버퍼의 동작을 제어할 수가 없다. WEB버퍼에 의해 만들어지는 PWR클럭이 WEB가 활성화 되고 난 후 약 5ns(나노초)후에 디벨로프(develop)되므로 클럭에 동기되어 WEB버퍼와 데이타 입력 버퍼가 같은 동작 타이밍(Timing)으로 동작된다. 따라서, 셋업(set up)시간이 3ns, 홀드(hold)시간의 스텍(spec)을 만족하면서 인가될 때 상기 PWR에 의해 데이타 입력 버퍼를 제어하면 라이트(write)시 무효 데이타(invalid data)가 인가되어 기능적 손실(function fail)을 유발하는 문제점이 있다. 리이드(Read)시에는 상기 WEB버퍼에 의해 상기 PWR이 디벨로프(develop)되지 않으므로 데이타 입력 버퍼의 동작을 막을 수는 있지만 라이트(write)시에 발생하는 기능적 손실(function fail)에 의해 동기 다이나믹 램에서는 PWR을 데이타 입력 버퍼를 제어하는 클럭으로 사용할 수 없는 문제점이 있다.As shown in FIG. 1, in the case of a synchronous dynamic RAM operating in synchronization with a clock, the operation of the data input buffer cannot be controlled by the PWR clock. The PWR clock made by the WEB buffer is developed about 5ns (nanoseconds) after WEB is activated, so the WEB buffer and the data input buffer operate at the same timing in synchronization with the clock. Therefore, if the data input buffer is controlled by the PWR when the set up time is applied while satisfying a stack of 3 ns and hold time, invalid data is applied during write. There is a problem that causes a functional failure (function fail). During read, the PWR is not enveloped by the WEB buffer, so the operation of the data input buffer can be prevented, but the synchronous dynamic RAM is caused by a function failure that occurs during write. There is a problem in that PWR cannot be used as a clock for controlling the data input buffer.

제2도는 제1도의 리이드시 데이타 입력 버퍼의 출력 토글링(Toggling)을 보여주는 동작 타이밍도이다. 제2도에서 보는 바와같이 현재의 사용중인 데이타 입력 버퍼는 리이드시 데이타 출력(DQ)클럭이 토글링(Toggling)하면 그에 따라 동작하게 되어 있다. 이것은 리이드시 불필요한 동작전류를 유발하여 메모리 장치의 전류소모를 증가시키게 되는 문제점이 있었다.FIG. 2 is an operation timing diagram showing output toggling of the data input buffer at read time of FIG. As shown in Fig. 2, the current data input buffer is to be operated accordingly when the read-out data output (DQ) clock toggles. This causes a problem in that the current consumption of the memory device is increased by causing unnecessary operating current during lead.

따라서, 본 발명의 목적은 동기 다이나믹 램에서 라이트시에는 라이트 동작이 수행되고 리이드시에는 데이타 입력 버퍼의 동작을 차단하는 리이드에 관여하는 제어 클럭으로 불필요한 전류소모를 제거하는 데이타 입력 버퍼회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a data input buffer circuit which eliminates unnecessary current consumption by a control clock that is engaged in a read operation performed when a write is performed in a synchronous dynamic RAM and blocks the operation of the data input buffer when read. have.

상기한 목적을 달성하기 위한 본 발명은, 클럭에 동기되어 동작하고 입출력핀을 같이 사용하는 반도체 메모리장치의 데이타 입력 버퍼회로에 있어서, 동기된 상기 클럭에 의해 동작되고 기준전압과 데이타 입력 신호를 비교하는 전압 비교 수단과, 클럭 제어신호와 전원전압 제어신호를 입력신호로 하여 상기 전압 비교 수단으로 부터의 신호를 스위칭하고 정보를 래치하여 저장하는 래치 수단과, 라이트 인에이블 버퍼의 출력클럭이 인가받아 라이트시에만 상기 데이타 입력버퍼가 동작하게 하며, 리이드 동작시 상기 데이타 입력 버퍼가 동작되지 않도록 하기 위해 데이타 리이드시에 턴온되고 라이트시에 턴오프 되는 활성화 제어신호를 수신하는 클럭 발생 수단을 구비함을 특징으로 한다.In order to achieve the above object, the present invention provides a data input buffer circuit of a semiconductor memory device which operates in synchronization with a clock and uses input / output pins, the data input signal being operated by the synchronized clock and comparing with a reference voltage. A voltage comparing means, a latching means for switching a signal from the voltage comparing means, and latching and storing information from the voltage comparing means using a clock control signal and a power supply voltage control signal as input signals, and an output clock of the write enable buffer is applied. And a clock generating means for receiving the activation control signal which is turned on at the data read and turned off at the write in order to cause the data input buffer to operate only during a write operation and to prevent the data input buffer from operating during a read operation. It features.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

제3도는 본 발명에 의한 동기 다이나믹 램의 데이타 입력 버퍼회로의 구체적인 회로도이다.3 is a detailed circuit diagram of a data input buffer circuit of a synchronous dynamic RAM according to the present invention.

제3도의 구성을 살펴보면, 기준전압 VREF와 데이타 입력 신호 DIN을 비교하여 출력하는 피모오스 트랜지스터 3, 7과 상기 피모오스 트랜지스터 3, 7과 각각 직렬 접속된 엔모오스 트랜지스터 9, 11과 상기 엔모오스 트랜지스터 9, 11과 전원전압에 접속된 피모오스 트랜지스터 5와, 상기 피모오스 트랜지스터, 터 5와 피모오스 트랜지스터 15의 게이트에 입력 되는 신호를 발생하는 낸드게이트 51과, 상기 데이타 입력 신호 DIN을 게이트 입력으로 하는 엔모오스 트랜지스터 13과 상기 엔모오스 트랜지스터 13의 소오스와 접지전압 사이에 접속된 저항 55와, 상기 피모오스 트랜지스터 9, 11, 13, 15와 저항 55를 포함하는 전압 비교수단 100과, 데이타 입력 버퍼를 제어하는 활성화 신호 PTRST를 반전하는 인버터 53과 상기 인버터 53의 반전된 신호와 활성화 제어신호 PRAL을 두입력으로 하는 상기 낸드 게이트 51로 구성된 클럭 발생 수단 300과, 상기 전압 비교수단 100으로부터의 출력된 신호는 인버터 21,22,23과 캐패시터 25,27을 통과 하면서 각각 반전과 지연시간을 갖고, 상기 인버터 21, 22, 23에 의해 반전된 신호는 인버터 23과 직렬접속된 전송게이트 33을 통과하고 인버터 35, 37, 41, 43으로 구성된 래치수단 200을 통과하여 저장된다.Referring to the configuration of FIG. 3, the PMOS transistors 3 and 7 which compare and output the reference voltage VREF and the data input signal DIN, the NMOS transistors 9 and 11 and the NMOS transistors connected in series with the PMOS transistors 3 and 7, respectively, are shown. A PMOS transistor 5 connected to 9, 11 and a power supply voltage, a NAND gate 51 for generating a signal input to a gate of the PMOS transistor, terminator 5 and PMOS transistor 15, and the data input signal DIN as a gate input. A resistor 55 connected between the NMOS transistor 13 and the source and ground voltage of the NMOS transistor 13, the voltage comparing means 100 including the PMOS transistors 9, 11, 13, 15 and the resistor 55, and a data input buffer. Inverter 53 for inverting the activation signal PTRST for controlling the inverted signal and the activation control signal PRAL of the inverter 53 The clock generating means 300 composed of the NAND gate 51 as an input and the signal output from the voltage comparing means 100 pass through inverters 21, 22, 23 and capacitors 25, 27, respectively, and have an inversion and a delay time. The signals inverted by 21, 22, 23 are stored through the transfer means 33 connected in series with the inverter 23 and through the latch means 200 consisting of inverters 35, 37, 41, 43.

한편, 클럭 제어신호 PCLK를 입력으로 하는 인버터 29는 인버터 31과 직렬접속됨과 동시에 전송게이트 33의 엔모오스 트랜지스터의 게이트 및 전송게 이트 39의 피모오스 트랜지스터의 게이트에 각각 접속된다. 전원전압제어신호 PVCCH를 입력으로하는 인버터 47의 출력단은 엔모오스 트랜지스터 45의 게이트에 접속되며, 상기 엔모오스터 45는 제1노드에 접속된다.On the other hand, the inverter 29 having the clock control signal PCLK as an input is connected in series with the inverter 31 and connected to the gate of the NMOS transistor of the transfer gate 33 and the gate of the PMOS transistor of the transfer gate 39, respectively. The output terminal of the inverter 47, which receives the power supply voltage control signal PVCCH, is connected to the gate of the NMOS transistor 45, and the ENMOSTER 45 is connected to the first node.

종래 기술의 문제점인 데이타 출력(DQ)핀이 리이드시 토글로딩(Toggling)함에 따라 데이타 입력 버퍼가 불필요하게 동작하여 전류를 소모하는 문제점이 있다. 예를들면, 데이타 입력 버퍼 1개당 약300μA(마이크로 암페어)의 전류를 소모함으로 인하여 전류가 16배인 경우 데이타 출력(DQ)가 리이드시 한번 토글링(Toggling)함에 따라 약 4.8mA(밀리 암페어)의 불필요한 전류가 소모되어, 상기 다이나믹 램과 같은 고주파에서 동작하는 메모리장치의 경우 동작전류가 큰 배율을 차지하게 되므로 이에 대한 대책이 필요하였던 것이다.As the data output (DQ) pin, which is a problem of the prior art, is toggled at the lead time, the data input buffer operates unnecessarily and consumes current. For example, if the current is 16 times due to consuming about 300 μA (microamp) of current per data input buffer, the data output (DQ) toggles once per lead to about 4.8 mA (milliamps). Since unnecessary current is consumed, the operating current occupies a large magnification in the case of a memory device operating at a high frequency such as the dynamic RAM.

이미 알려진 바와같이 노멀 다이나믹 램(Normal Dynamic RAM)에서는 WEB버퍼에 의해 생성된 PWR클럭에 의해서 라이트(write)시에 리이드 경로(Read Path)를 차단하고 라이트 경로(Write Path)를 통해 데이타(data)가 메모리쎌 (Memory Cell)로 전달 되도록 하고 리이드(Read)시에는 상기 PWR에 의해서 라이트 경로와 데이타 입력 버퍼를 차단함에 있어서 데이타 입력 버퍼의 동작을 상기 PWR에 의해서 차단할 수가 없다. 따라서, 본 발명에서는 데이타 입력 버퍼의 동작을 차단하기 위해서 리이드(Read)시에는 항상 턴온 되고 라이트(Write)시에는 턴오프 되는 활성화 제어신호 PTRST를 이용하여 데이타 입력 버퍼의 동작을 차단할 수 있는 효과가 있다.As is already known, in the normal dynamic RAM, the read path is blocked at the time of writing by the PWR clock generated by the WEB buffer, and the data is written through the write path. Is transmitted to a Memory Cell, and when the read is performed, the operation of the data input buffer cannot be blocked by the PWR in blocking the write path and the data input buffer by the PWR. Therefore, in the present invention, the operation of the data input buffer can be blocked by using the activation control signal PTRST which is always turned on at read and turned off at the time of read in order to block the operation of the data input buffer. have.

제4도는 본 발명에 따른 제3도의 리이드(Read)시 활성화 제어신호 PTRST에의 한 동작이 차단된 동작 타이밍도이다.4 is an operation timing diagram in which an operation by the activation control signal PTRST is interrupted at the time of read of FIG. 3 according to the present invention.

종래의 기술이 노멀 다이나믹 램에서 리이드시에 WEB버퍼에 의해 발생되어 라이트에 관여하는 신호인 상기 PWR에 의해서 데이타 입력 버퍼의 동작을 차단하는데 반해 본 발명에서는 리이드시에 리이드 관련 신호 예를들면, 활성화 제어신호 PTRST에 의해서 데이타 입력 버퍼의 동작을 차단하는 것이다.While the conventional technology blocks the operation of the data input buffer by the PWR, which is a signal generated by the WEB buffer at read time in normal dynamic RAM and involved in writing, in the present invention, read related signals such as activate at read time are activated. The operation of the data input buffer is interrupted by the control signal PTRST.

특히, 동기 다이나믹 램과 같은 클럭에 동기되어 동작하는 메모리장치의 경우에는 리이드시에 상기 PWR에 의해 데이타 입력 버퍼의 동작을 차단할 수없어 출력이 변할 때마다 데이타 입력 버퍼가 동작하게 되어있다.In particular, in the case of a memory device operating in synchronization with a clock such as a synchronous dynamic RAM, the operation of the data input buffer cannot be interrupted by the PWR at the time of read, and the data input buffer is operated whenever the output changes.

데이타 입력(Din)이 변할 때마다 데이타 입력 버퍼에서 약 300μA의 전류가 소모되므로 고주파에서 동작하는 메모리장치의 경우에는 데이타 입력 버퍼에서 불필요하게 흐르는 전류의 배열이 상당히 증가함을 알 수 있다.When the data input (Din) changes, about 300 μA of current is consumed in the data input buffer, and thus, the memory device operating at a high frequency increases the array of unnecessary current flowing in the data input buffer.

전술한 바에 의해 알수 있듯이 리이드(Read)시 데이타 입력 버퍼에서 불필요하게 소모되는 전류는 데이타 출력 라인의 개수에 비례하고 주파수가 높아질 수록 늘어나므로 클럭(Clock)에 동기되어 동작하는 메모리장치는 본 발명에서와 같은 데이타 입력 버퍼 회로가 필요하다.As can be seen from the foregoing description, since the current consumed unnecessarily in the data input buffer during read increases in proportion to the number of data output lines and increases with increasing frequency, the memory device operating in synchronization with the clock is in the present invention. A data input buffer circuit such as

따라서, 본 발명은 라이트시 보다는 리이드시에 활성화 제어신호 PTRST에의해서 데이타 입력 버퍼의 동작을 차단함으로써 전류 소모를 제거하는 효과가 있다.Therefore, the present invention has the effect of eliminating current consumption by blocking the operation of the data input buffer by the activation control signal PTRST at read time rather than at write time.

상기한 본 발명은 도면을 중심으로 예를들어 한정하였지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.The present invention described above has been limited to, for example, the drawings, but the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.

Claims (3)

클럭에 동기되어 동작하고 입출력핀을 같이 사용하는 반도체 메모리장치의 데이타 입력 버퍼회로에 있어서, 동기된 상기 클럭에 의해 동작되고 기준전압과 데이타 입력 신호를 비교하는 전압 비교 수단과, 클럭 제어신호와 전원전압 제어신호를 입력신호로 하여 상기 전압 비교 수단으로 부터의 신호를 스위칭하고 정보를 래치하여 저장하는 래치 수단과, 라이트 인에이블 버퍼의 출력클럭이 인가받아 라이트시에만 상기 데이타 입력버퍼가 동작하게 하며, 리이드 동작시 상기 데이타 입력 버퍼가 동작되지 않도록 하기 위해 데이타 리이드시에 턴온되고 라이트시에 턴오프되는 활성화 제어신호를 수신하는 클럭 발생 수단을 구비함을 특징으로 하는 반도체 메모리장치의 데이타 입력 버퍼회로.A data input buffer circuit of a semiconductor memory device operating in synchronization with a clock and using input / output pins, the data input buffer circuit comprising: voltage comparing means operated by the clock in synchronization and comparing a reference voltage and a data input signal with a clock control signal and a power supply; A latch means for switching a signal from the voltage comparison means and latching and storing information using a voltage control signal as an input signal, and an output clock of a write enable buffer is applied so that the data input buffer operates only at the time of writing. And a clock generating means for receiving an activation control signal that is turned on at the data lead and turned off at the write time so that the data input buffer is not operated during the read operation. . 제1항에 있어서, 상기 활성화 제어신호는 리이드 동작시 상기 데이타 입력버퍼가 소모하는 불필요한 동작 전류를 감소시키기 위한 것임을 특징으로 하는 반도체 메모리장치의 데이타 입력 버퍼회로.The data input buffer circuit of claim 1, wherein the activation control signal is to reduce unnecessary operating current consumed by the data input buffer during a read operation. 제1항에 있어서, 상기 클럭 발생 수단은 낸드게이트와 인버터로 구성됨을 특징으로 하는 반도체 메모리장치의 데이타 입력 버퍼회로.2. The data input buffer circuit of claim 1, wherein the clock generator comprises a NAND gate and an inverter.
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