KR100607339B1 - Input buffer circuit for semiconductor memory device - Google Patents

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Abstract

본 발명은 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 칩 선택 신호에 관계 없이 항상 해당 메모리 칩이 선택되지 않도록 하는 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치가 오동작하는 문제점을 방지할 수 있다. The present invention relates to an input buffer circuit of a semiconductor memory device in which a corresponding memory chip is not always selected regardless of a chip select signal in a power down operation mode or a self refresh operation mode. The problem that the memory device malfunctions can be prevented.

클럭, 메모리 칩, 선택, 파워 다운, 셀프 리프레쉬. Clock, Memory Chip, Select, Power Down, Self Refresh.

Description

반도체 메모리 장치의 입력 버퍼 회로{Input buffer circuit for semiconductor memory device}Input buffer circuit for semiconductor memory device

도 1은 일반적인 반도체 메모리 장치의 입력 버퍼 회로의 구성도이다.1 is a configuration diagram of an input buffer circuit of a general semiconductor memory device.

도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다.2 is a diagram illustrating an input buffer circuit of a semiconductor memory device according to a first embodiment of the present invention.

도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다. 3 is a diagram illustrating an input buffer circuit of a semiconductor memory device according to a second embodiment of the present invention.

도 4는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다. 4 is a diagram illustrating an input buffer circuit of a semiconductor memory device according to a third exemplary embodiment of the present invention.

- 도면의 주요 부분에 대한 설명 -Description of the main parts of the drawing-

110, 210, 310: 전압 비교부 110, 210, 310: voltage comparator

115, 315: 출력 제어부115, 315: output control unit

120, 220, 320: 출력 드라이버 /CS: 칩 선택 신호120, 220, 320: output driver / CS: chip select signal

Vref: 기준 전압 CKE_flag: 클럭 플래그 신호Vref: reference voltage CKE_flag: clock flag signal

본 발명은 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로서, 더욱 상세하게는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 칩 선택 신호에 관계 없이 항상 해당 메모리 칩이 선택되지 않도록 하여 반도체 메모리 장치의 오동작을 방지할 수 있는 반도체 메모리 장치의 입력 버퍼 회로에 관한 것이다.The present invention relates to an input buffer circuit of a semiconductor memory device, and more particularly, to prevent a malfunction of a semiconductor memory device by preventing the memory chip from being always selected regardless of the chip selection signal in the power down operation mode or the self refresh operation mode. The present invention relates to an input buffer circuit of a semiconductor memory device.

일반적으로, 디램(DRAM)과 같은 반도체 메모리 장치에서는 복수의 칩 중 어느 하나를 선택하여 구동시키는 칩 선택 신호(/CS)를 버퍼링하여 출력하는 버퍼 회로를 구비한다.In general, a semiconductor memory device such as a DRAM includes a buffer circuit that buffers and outputs a chip select signal / CS for selecting and driving any one of a plurality of chips.

도 1은 일반적인 입력 버퍼 회로의 구성도로서, 이에 도시된 바와 같이 일반적인 입력 버퍼 회로는 전압 비교부(10)와 출력 드라이버(20)로 구성된다.FIG. 1 is a block diagram of a general input buffer circuit, and as shown therein, a general input buffer circuit includes a voltage comparator 10 and an output driver 20.

전압 비교부(10)는 기준 전압(reference voltage, Vref)과 칩 선택 신호(/CS)의 전압 레벨(level)을 비교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(10)는 보통 차동 증폭기로 이루어진다. 여기서, 기준 전압(Vref)은 칩 선택 신호(/CS)의 전압 레벨과 비교 대상이 되는 전압으로서, 일정 전압 레벨로 유지된다.The voltage comparator 10 compares a reference voltage Vref with a voltage level of the chip select signal / CS and outputs a signal having a predetermined level (high or low) according to the comparison result. do. This voltage comparator 10 usually consists of a differential amplifier. Here, the reference voltage Vref is a voltage to be compared with the voltage level of the chip select signal / CS and is maintained at a constant voltage level.

차동 증폭기는 도 1에 도시된 바와 같이, 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(10)를 인에이블(enable)시키는 NMOS 트랜지스터(N1)와, 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속된 NMOS 트랜지스터(N2)와, 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속된 NMOS 트랜지스터(N3)와, 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(B) 사이에 접속된 PMOS 트랜지스터(P1)와, 노드(B)의 전압 레벨에 따라 제어되고 전원전압단(VDD)과 노드(B) 사이에 접속된 PMOS 트랜지스터(P2)와, 노드(B)의 전압 레벨에 따라 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속된 PMOS 트랜지스터(P3)와, 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속된 PMOS 트랜지스터(P4)로 구성된다.As shown in FIG. 1, the differential amplifier is controlled by the NMOS transistor N1 and the reference voltage Vref, which are controlled by the clock flag signal CKE_flag to enable the voltage comparator 10. An NMOS transistor N2 connected between the node A and the node B, an NMOS transistor N3 controlled by the chip select signal / CS and connected between the node A and the node C; , The PMOS transistor P1 controlled by the clock flag signal CKE_flag and connected between the power supply voltage terminal VDD and the node B, and controlled according to the voltage level of the node B, and the power supply voltage terminal VDD. PMOS transistor P2 connected between and node B, PMOS transistor P3 controlled according to the voltage level of node B and connected between power supply voltage terminal VDD and node C, and a clock. It is composed of a PMOS transistor P4 controlled by the flag signal CKE_flag and connected between the power supply voltage terminal VDD and the node C.

출력 드라이버(20)는 전압 비교부(10)로부터 출력되는 신호를 반전시켜 출력하는 인버터(INV)로 이루어진다.The output driver 20 includes an inverter INV for inverting and outputting a signal output from the voltage comparator 10.

이하에서는, 이러한 구성을 갖는 일반적인 입력 버퍼 회로의 동작 특성을 일반 동작모드와, 파워 다운(Power down) 동작모드 또는 셀프 리프레쉬(Self refresh) 동작모드로 구분하여 설명하기로 한다. 여기서 파워 다운 동작모드란 전력(POWER) 사용을 줄이기 위해 전류 소모를 감소시키기 위한 동작모드로써, 보통 클럭 인에이블(CKE) 로우(Low) 상태로 진입하여 메모리 셀(cell)에 쓰여진 데이터(data)가 보존되지 않는다. 그리고 셀프 리프레쉬 동작모드란 전력(POWER) 사용을 줄이기 위해 전류 소모를 감소시키기 위한 동작모드로써, 보통 클럭 인에이블 로우 상태와 함께 리프레쉬 커맨드(refresh command) 상태로 진입하여 메모리 셀(cell)에 쓰여진 데이터(data)를 보존한다. Hereinafter, the operation characteristics of the general input buffer circuit having such a configuration will be described by dividing it into a general operation mode, a power down operation mode, or a self refresh operation mode. In this case, the power down operation mode is an operation mode for reducing current consumption in order to reduce power usage. In general, the power down operation mode enters a clock enable (CKE) low state and writes data to a memory cell. Is not preserved. In addition, the self refresh operation mode is an operation mode for reducing current consumption in order to reduce power usage. In general, the self refresh operation mode enters a refresh command state along with a clock enable low state and writes data to a memory cell. preserve (data)

일반 동작모드Normal operation mode

일반 동작모드에서는 클럭 플래그 신호(CKE_flag)가 하이 레벨로 NMOS 트랜지스터(N1)의 게이트로 입력되어 전압 비교부(10)가 인에이블(enable)된다. 즉, 클럭 플래그 신호(CKE_flag)에 의해 입력 버퍼 회로는 인에이블 된다. In the normal operation mode, the clock flag signal CKE_flag is input to the gate of the NMOS transistor N1 at a high level and the voltage comparator 10 is enabled. That is, the input buffer circuit is enabled by the clock flag signal CKE_flag.

이처럼, 클럭 플래그 신호(CKE_flag)에 의해 인에이블된 상태에서 전압 비교부(10)는 칩 선택 신호(/CS)가 하이 레벨(즉, 기준 전압(Vref)보다 높은 전압 레벨)로 NMOS 트랜지스터(N3)의 게이트로 입력되는 경우 노드(C)를 통해 로우 레벨의 신호를 출력한다. 출력 드라이버(20)는 전압 비교부(10)의 출력 신호를 반전시켜 하이 레벨의 출력 신호(output)를 출력한다. 그러면, 하이 레벨의 출력 신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다. As such, in the state where the clock flag signal CKE_flag is enabled, the voltage comparator 10 has the NMOS transistor N3 with the chip select signal / CS at a high level (that is, a voltage level higher than the reference voltage Vref). When input to the gate of), a low level signal is output through the node (C). The output driver 20 inverts the output signal of the voltage comparator 10 and outputs a high level output signal. Then, the memory chip is not selected by the high level output signal.

반면, 전압 비교부(10)는 칩 선택 신호(/CS)가 로우 레벨(즉, 기준전압(Vref)보다 낮은 전압 레벨)로 NMOS 트랜지스터(N3)의 게이트로 입력되는 경우 노드(C)를 통해 하이 레벨의 신호를 출력한다. 출력 드라이버(20)는 전압 비교부(10)의 출력 신호를 반전시켜 로우 레벨의 출력 신호(output)를 출력한다. 그러면, 로우 레벨의 출력 신호(output)에 의해 해당 메모리 칩이 선택되게 된다.On the other hand, the voltage comparator 10 uses the node C when the chip select signal / CS is input to the gate of the NMOS transistor N3 at a low level (ie, a voltage level lower than the reference voltage Vref). Output a high level signal. The output driver 20 inverts the output signal of the voltage comparator 10 and outputs a low level output signal. Then, the memory chip is selected by the low level output signal.

파워 다운 동작모드 또는 셀프 리프레쉬 동작모드Power down mode or self refresh mode

파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서는 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(N1)의 게이트로 입력된다. 그러면 NMOS 트랜지스터(N1)가 턴오프되고, PMOS 트랜지스터(P1 및 P4)가 턴온되므로 전압 비교부(10)는 전원전압 값을 갖는 하이 레벨의 신호를 출력한다.In the power down operation mode or the self refresh operation mode, the clock flag signal CKE_flag is input to the gate of the NMOS transistor N1 at a low level. Then, since the NMOS transistor N1 is turned off and the PMOS transistors P1 and P4 are turned on, the voltage comparator 10 outputs a high level signal having a power supply voltage value.

이처럼, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 입력되는 파워 다운 동 작모드 또는 셀프 리프레쉬 동작모드에서, 전압 비교부(10)는 칩 선택 신호(/CS)의 전압 레벨에 관계없이 노드(C)를 통해 항상 하이 레벨의 신호를 출력한다. 출력 드라이버(20)는 전압 비교부(10)의 출력 신호를 반전시켜 로우 레벨의 출력 신호(output)를 출력한다. 그러면, 로우 레벨의 출력 신호(output)에 의해 해당 메모리 칩이 선택되게 된다. As such, in the power-down operation mode or the self-refresh operation mode in which the clock flag signal CKE_flag is input at a low level, the voltage comparator 10 may use the node C regardless of the voltage level of the chip select signal / CS. Always outputs a high level signal. The output driver 20 inverts the output signal of the voltage comparator 10 and outputs a low level output signal. Then, the memory chip is selected by the low level output signal.

즉, 상기에서 설명한 일반적인 입력 버퍼 회로에 따르면 파워 다운 동작모드 또는 셀프 리프레쉬 동작 모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 항상 해당 메모리 칩이 선택되게 된다. 따라서, 파워 다운 동작모드 또는 셀프 리프레쉬 동작 모드에서 칩 선택 신호(/CS)가 하이 레벨일 경우에도 해당 메모리 칩이 선택되어 반도체 메모리 장치가 오동작하는 문제점이 발생한다.That is, according to the general input buffer circuit described above, regardless of the voltage level of the chip select signal / CS in the power down operation mode or the self refresh operation mode, that is, when the clock flag signal CKE_flag is input at a low level. The memory chip is always selected. Therefore, even when the chip select signal / CS is at a high level in the power down operation mode or the self refresh operation mode, a corresponding memory chip is selected and a semiconductor memory device may malfunction.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치의 오동작을 방지할 수 있는 반도체 메모리 장치의 입력 버퍼 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an input buffer circuit of a semiconductor memory device capable of preventing a malfunction of the semiconductor memory device in a power down operation mode or a self refresh operation mode.

상기와 같은 목적을 달성하기 위한 본 발명의 일측면에 따르면, 클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비 교하고 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부와, 상기 클럭 플래그 신호의 제2 레벨에 따라 인에이블되어 상기 전압 비교부의 출력을 접지전압의 전압 레벨로 만드는 출력 제어부와, 상기 전압 비교부의 출력을 반전시켜 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로를 제공한다.According to an aspect of the present invention for achieving the above object, it is enabled in accordance with the first level of the clock flag signal to compare the voltage level of the chip select signal and the reference voltage and a signal of a predetermined level according to the comparison result A voltage comparator for outputting the signal; It provides an input buffer circuit of a semiconductor memory device comprising a.

본 발명의 다른 측면에 따르면, 클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비교하고 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부와, 상기 클럭 플래그 신호가 제1 레벨일 경우에는 상기 전압 비교부의 출력과 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하고 상기 클럭 플래그 신호가 제2 레벨일 경우에는 상기 전압 비교부의 출력신호와 무관하게 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로를 제공한다.According to another aspect of the present invention, the voltage comparison unit is enabled according to the first level of the clock flag signal to compare the voltage level of the chip selection signal and the reference voltage and output a signal of a predetermined level according to the comparison result; In the case where the clock flag signal is the first level, the output signal is determined and output in response to the output of the voltage comparator and the clock flag signal. An input buffer circuit of a semiconductor memory device including an output driver that determines and outputs an output signal level regardless of the clock flag signal regardless of the clock flag signal.

이와 같이 본 발명의 다양한 측면에 따르면 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 불필요하게 메모리 칩이 선택되어 반도체 메모리 장치가 오동작하는 문제점을 해결할 수 있다.As described above, according to various aspects of the present disclosure, the memory chip may be unnecessarily selected in the power down operation mode or the self refresh operation mode, thereby preventing the semiconductor memory device from malfunctioning.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태 로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. Like numbers refer to like elements in the figures.

제1 실시예First embodiment

도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다. 2 is a diagram illustrating an input buffer circuit of a semiconductor memory device according to a first embodiment of the present invention.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 입력 버퍼 회로는 전압 비교부(110), 출력 제어부(115) 및 출력 드라이버(120)를 포함한다.Referring to FIG. 2, the input buffer circuit according to the first embodiment of the present invention includes a voltage comparator 110, an output controller 115, and an output driver 120.

전압 비교부(110)는 칩 선택 신호(/CS)와 기준 전압(Vref)의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(110)는 차동 증폭기를 포함한다. 여기서, 기준 전압(Vref)은 칩 선택 신호(/CS)의 전압 레벨과 비교 대상이 되는 전압으로서, 일정 전압 레벨로 유지된다. 전압 비교부(110)는 다수의 NMOS 트랜지스터(NM1, NM2 및 NM3) 및 다수의 PMOS 트랜지스터(PM1, PM2 및 PM3)를 포함한다.The voltage comparator 110 compares the voltage level of the chip select signal / CS and the reference voltage Vref and outputs a signal having a predetermined level (high or low) according to the comparison result. The voltage comparison unit 110 includes a differential amplifier. Here, the reference voltage Vref is a voltage to be compared with the voltage level of the chip select signal / CS and is maintained at a constant voltage level. The voltage comparator 110 includes a plurality of NMOS transistors NM1, NM2 and NM3 and a plurality of PMOS transistors PM1, PM2 and PM3.

클럭 플래그 신호(CKE_flag)는 클럭신호가 버퍼링(buffering)된 신호로, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드로 전환되면 하이 레벨에서 로우 레벨로 천이한다. The clock flag signal CKE_flag is a signal in which the clock signal is buffered and transitions from the high level to the low level when the clock signal is switched to the power down operation mode or the self refresh operation mode.

NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(110)를 인에이블(enable)시킨다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 접지 전압 단자(VSS)와 노드(A) 사이에 접속되어 있다. NMOS 트랜지스터(NM2)는 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속되어 있다. NMOS 트랜지스터(NM3)는 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM2)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM3)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(C) 사이에 접속되어 있다.The NMOS transistor NM1 is controlled by the clock flag signal CKE_flag to enable the voltage comparator 110. The NMOS transistor NM1 is controlled by the clock flag signal CKE_flag and is connected between the ground voltage terminal VSS and the node A. The NMOS transistor NM2 is controlled by the reference voltage Vref and is connected between the node A and the node B. As shown in FIG. The NMOS transistor NM3 is controlled by the chip select signal / CS and is connected between the node A and the node C. As shown in FIG. The PMOS transistor PM1 is controlled by the clock flag signal CKE_flag and is connected between the power supply voltage terminal VDD and the node B. The PMOS transistor PM2 is controlled according to the voltage level of the node B and is connected between the power supply voltage terminal VDD and the node B. The PMOS transistor PM3 is controlled according to the voltage level of the node B and is connected between the power supply voltage terminal VDD and the node C.

출력 제어부(115)는 클럭 플래그 신호(CKE_flag)를 반전시키는 인버터(INV1)와, 인버터(INV1)의 출력에 따라 전압 비교부(110)의 출력단자(노드 C)와 접지전압단자(VSS)를 접속시키는 NMOS 트랜지스터(NM4)를 포함한다. 출력 제어부(115)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 전압 비교부(110)의 출력을 접지전압 레벨로 만든다. The output controller 115 controls the inverter INV1 for inverting the clock flag signal CKE_flag, and the output terminal (node C) and the ground voltage terminal VSS of the voltage comparator 110 according to the output of the inverter INV1. An NMOS transistor NM4 to be connected is included. The output controller 115 controls the voltage level of the chip select signal / CS in the power down operation mode or the self refresh operation mode, that is, when the clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level. Irrespective of this, the output of the voltage comparator 110 is brought to the ground voltage level.

출력 드라이버(120)는 전압 비교부(110)의 출력 또는 출력 제어부(115)의 출력을 반전시키는 인버터(INV2)를 포함한다. 출력 드라이버(120)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 항상 하이 레벨의 출력신호(output)를 생성함에 따라 해당 메모리 칩이 선택되지 않게 한다. The output driver 120 includes an inverter INV2 for inverting the output of the voltage comparator 110 or the output of the output controller 115. The output driver 120 always outputs a high level output signal in the power down operation mode or the self refresh operation mode, that is, when the clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level. This creates a memory chip that is not selected.

이하에서는, 본 발명의 제1 실시예에 따른 입력 버퍼 회로의 동작을 일반 동작모드와, 파워 다운 또는 셀프 리프레쉬 동작모드로 구분하여 설명하기로 한다.Hereinafter, the operation of the input buffer circuit according to the first embodiment of the present invention will be described by dividing it into a normal operation mode and a power down or self refresh operation mode.

1) 일반 동작모드1) Normal operation mode

클럭 플래그 신호(CKE_flag)가 하이 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되어 NMOS 트랜지스터(NM1)가 턴온되고, 따라서 전압 비교부(110)가 인에이블(enable)되고, 출력 제어부(115)의 NMOS 트랜지스터(NM4)는 턴오프된다. 따라서, 전압 비교부(110)의 출력이 그대로 출력 드라이버(120)로 전달된다. The clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a high level so that the NMOS transistor NM1 is turned on, so that the voltage comparator 110 is enabled and the output control unit 115 of the output control unit 115 is turned on. NMOS transistor NM4 is turned off. Therefore, the output of the voltage comparator 110 is transferred to the output driver 120 as it is.

이때, 칩 선택 신호(/CS)가 하이 레벨(즉, 기준 전압(Vref)보다 높은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴온되고, 전압 비교부(110)는 로우 레벨의 신호를 출력한다. 출력 드라이버(120)는 전압 비교부(110)의 출력신호를 반전시켜 하이 레벨의 출력신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다. In this case, when the chip select signal / CS is at a high level (that is, a voltage level higher than the reference voltage Vref), the NMOS transistor NM3 is turned on and the voltage comparator 110 outputs a low level signal. . The output driver 120 inverts the output signal of the voltage comparator 110 and outputs a high level output signal. Then, the memory chip is not selected by the high level output signal.

반면, 칩 선택 신호(/CS)가 로우 레벨(즉, 기준 전압(Vref)보다 낮은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴오프되고, 전압 비교부(110)는 하이 레벨의 신호를 출력한다. 출력 드라이버(120)는 전압 비교부(110)의 출력 신호를 반전시켜 로우 레벨의 출력신호(output)를 출력한다. 그러면, 로우 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되게 된다. On the other hand, when the chip select signal / CS is at a low level (ie, a voltage level lower than the reference voltage Vref), the NMOS transistor NM3 is turned off and the voltage comparator 110 outputs a high level signal. do. The output driver 120 inverts the output signal of the voltage comparator 110 and outputs a low level output signal. Then, the memory chip is selected by the low level output signal.

상술한 바와 같이 일반 동작모드에서는 출력 제어부(115)가 출력신호(output)를 생성하는데 있어 영향을 미치지 않으므로 앞서 설명한 일반적인 입력 버퍼 회로와 동일하게 동작한다.As described above, since the output controller 115 does not affect the generation of the output signal, the output controller 115 operates in the same manner as the general input buffer circuit described above.

2) 파워 다운 또는 셀프 리프레쉬 동작모드2) Power down or self refresh operation mode

클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트 로 입력되어 NMOS 트랜지스터(NM1)가 턴오프되고, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 PMOS 트랜지스터(PM1)의 게이트로 입력되어 전압 비교부(110)의 PMOS 트랜지스터(PM1)가 턴온됨과 동시에 출력 제어부(115)의 NMOS 트랜지스터(NM4)가 턴온된다. PMOS 트랜지스터(PM1)가 턴온됨에 따라 노드(B)에 전원전압 값을 갖는 하이 레벨의 신호가 전달되어 PMOS 트랜지스터(PM2 및 PM3)가 턴오프된다. NMOS 트랜지스터(NM4)가 턴온됨에 따라 출력 제어부(115)는 전압 비교부(110)의 출력에 관계 없이 항상 접지전압 레벨을 갖는 로우 레벨의 신호를 출력한다. 출력 드라이버(120)는 출력 제어부(115)의 출력을 반전시켜 하이 레벨의 출력신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다. 즉, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 항상 하이 레벨의 출력신호(output)를 출력하여 해당 메모리 칩이 선택되지 않게 하는 것이다.The clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level so that the NMOS transistor NM1 is turned off, and the clock flag signal CKE_flag is input to the gate of the PMOS transistor PM1 at a low level. The PMOS transistor PM1 of the voltage comparator 110 is turned on and the NMOS transistor NM4 of the output controller 115 is turned on. As the PMOS transistor PM1 is turned on, a high level signal having a power supply voltage is transmitted to the node B, so that the PMOS transistors PM2 and PM3 are turned off. As the NMOS transistor NM4 is turned on, the output controller 115 always outputs a low level signal having a ground voltage level regardless of the output of the voltage comparator 110. The output driver 120 inverts the output of the output controller 115 and outputs a high level output signal. Then, the memory chip is not selected by the high level output signal. That is, regardless of the voltage level of the chip select signal / CS, a high level output signal output is always output so that the corresponding memory chip is not selected.

본 발명의 제1 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 상태에서는 NMOS 트랜지스터(NM4)가 턴온되어 노드(C)와 접지전압단자(VSS)가 연결된다. 따라서, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 출력 제어부(115)의 출력 신호가 항상 로우 레벨이 된다. 그러면 출력 드라이버(120)의 출력신호(output)는 항상 하이 레벨이 된다. The input buffer circuit according to the first embodiment of the present invention is configured in the power-down operation mode or the self-refresh operation mode, that is, in the state where the clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level. NM4 is turned on to connect node C and ground voltage terminal VSS. Therefore, regardless of the voltage level of the chip select signal / CS, the output signal of the output control unit 115 is always at the low level. Then, the output signal of the output driver 120 is always at a high level.

본 발명의 제1 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 해당 메모리 칩이 선택되지 않도록 하여 반도체 메모리 장치의 오동작을 방지할 수 있도록 한다.The input buffer circuit according to the first exemplary embodiment of the present invention prevents the memory chip from being selected in the power down operation mode or the self refresh operation mode, thereby preventing malfunction of the semiconductor memory device.

제2 실시예Second embodiment

도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다. 3 is a diagram illustrating an input buffer circuit of a semiconductor memory device according to a second embodiment of the present invention.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 입력 버퍼 회로는 전압 비교부(210)와 출력 드라이버(220)로 구성된다. Referring to FIG. 3, the input buffer circuit according to the second embodiment of the present invention includes a voltage comparator 210 and an output driver 220.

전압 비교부(210)는 칩 선택 신호(/CS)와 기준 전압(Vref)의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(210)는 차동 증폭기를 포함한다. 전압 비교부(210)는 다수의 NMOS 트랜지스터(NM1, NM2 및 NM3) 및 다수의 PMOS 트랜지스터(PM1, PM2, PM3 및 PM4)를 포함한다.The voltage comparator 210 compares the voltage level of the chip select signal / CS and the reference voltage Vref and outputs a signal having a predetermined level (high or low) according to the comparison result. The voltage comparator 210 includes a differential amplifier. The voltage comparator 210 includes a plurality of NMOS transistors NM1, NM2 and NM3 and a plurality of PMOS transistors PM1, PM2, PM3 and PM4.

NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(210)를 인에이블(enable)시킨다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 접지 전압 단자와 노드(A) 사이에 접속되어 있다. NMOS 트랜지스터(NM2)는 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속되어 있다. NMOS 트랜지스터(NM3)는 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM2)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM3)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지 스터(PM4)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속되어 있다.The NMOS transistor NM1 is controlled by the clock flag signal CKE_flag to enable the voltage comparator 210. The NMOS transistor NM1 is controlled by the clock flag signal CKE_flag and is connected between the ground voltage terminal and the node A. FIG. The NMOS transistor NM2 is controlled by the reference voltage Vref and is connected between the node A and the node B. As shown in FIG. The NMOS transistor NM3 is controlled by the chip select signal / CS and is connected between the node A and the node C. As shown in FIG. The PMOS transistor PM1 is controlled by the clock flag signal CKE_flag and is connected between the power supply voltage terminal VDD and the node B. The PMOS transistor PM2 is controlled according to the voltage level of the node B and is connected between the power supply voltage terminal VDD and the node B. The PMOS transistor PM3 is controlled according to the voltage level of the node B and is connected between the power supply voltage terminal VDD and the node C. The PMOS transistor PM4 is controlled by the clock flag signal CKE_flag and is connected between the power supply voltage terminal VDD and the node C. As shown in FIG.

출력 드라이버(220)는 클럭 플래그 신호(CKE_flag)와 전압 비교부(210)의 출력신호를 부정 논리곱하는 NAND 게이트(NAND)를 포함한다. 출력 드라이버(220)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 해당 메모리 칩이 선택되지 않도록 한다. The output driver 220 includes a NAND gate NAND that negatively multiplies the clock flag signal CKE_flag and the output signal of the voltage comparator 210. The output driver 220 is a voltage level of the chip select signal / CS in the power down operation mode or the self refresh operation mode, that is, when the clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level. Regardless of whether the memory chip is selected.

이하에서는, 본 발명의 제2 실시예에 따른 입력 버퍼 회로의 동작을 일반 동작모드와, 파워 다운 또는 셀프 리프레쉬 동작모드로 구분하여 설명하기로 한다.Hereinafter, the operation of the input buffer circuit according to the second embodiment of the present invention will be described by dividing it into a normal operation mode and a power down or self refresh operation mode.

1) 일반 동작모드1) Normal operation mode

클럭 플래그 신호(CKE_flag)가 하이 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되어 NMOS 트랜지스터(NM1)가 턴온되고, 따라서 전압 비교부(210)가 인에이블(enable)된다. 또한, 클럭 플래그 신호(CKE_flag)가 하이 레벨로 낸드 게이트(NAND)의 입력단으로 입력되어 전압 비교부(210)의 출력이 클럭 플래그 신호(CKE_flag)에 따라 마스크된다. The clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a high level so that the NMOS transistor NM1 is turned on, so that the voltage comparator 210 is enabled. In addition, the clock flag signal CKE_flag is input to the input terminal of the NAND gate NAND at a high level so that the output of the voltage comparator 210 is masked according to the clock flag signal CKE_flag.

칩 선택 신호(/CS)가 하이 레벨(즉, 기준 전압(Vref)보다 높은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴온되고, 전압 비교부(210)는 로우 레벨의 신호를 출력한다. 낸드 게이트(NAND)는 로우 레벨의 신호를 입력받는 경우 항상 하이 레벨의 신호를 출력하므로, 출력 드라이버(220)는 전압 비교부(210)의 출력신호를 반전시켜 하이 레벨의 출력신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호 (output)에 의해 해당 메모리 칩이 선택되지 않게 된다. When the chip select signal / CS is at a high level (that is, a voltage level higher than the reference voltage Vref), the NMOS transistor NM3 is turned on and the voltage comparator 210 outputs a low level signal. Since the NAND gate always outputs a high level signal when a low level signal is input, the output driver 220 inverts the output signal of the voltage comparator 210 to output a high level output signal. Output Then, the memory chip is not selected by the high level output signal.

반면, 칩 선택 신호(/CS)가 로우 레벨(즉, 기준 전압(Vref)보다 낮은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴오프되고, 전압 비교부(210)는 하이 레벨의 신호를 출력한다. 낸드 게이트(NAND)는 전압 비교부(210)의 출력인 하이 레벨의 신호와 하이 레벨의 클럭 플래그 신호(CKE_flag)를 논리 조합하여 로우 레벨의 신호를 출력하므로, 출력 드라이버(220)는 전압 비교부(210)의 출력 신호를 반전시켜 로우 레벨의 출력신호(output)를 출력한다. 그러면, 로우 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되게 된다. On the other hand, when the chip select signal / CS is at a low level (ie, a voltage level lower than the reference voltage Vref), the NMOS transistor NM3 is turned off and the voltage comparator 210 outputs a high level signal. do. The NAND gate NAND outputs a low level signal by logically combining the high level signal, which is the output of the voltage comparator 210, and the high level clock flag signal CKE_flag, and thus the output driver 220 outputs the voltage comparator. The output signal of 210 is inverted to output a low level output signal. Then, the memory chip is selected by the low level output signal.

앞서 살펴본 바와 같이, 일반 동작모드에서는 출력 드라이버(220)의 낸드 게이트(NAND)가 전압 비교부(210)의 출력을 마스크하여 출력신호(output)를 생성함으로써 앞서 설명한 일반적인 입력 버퍼 회로와 동일하게 동작한다.As described above, in the normal operation mode, the NAND gate of the output driver 220 masks the output of the voltage comparator 210 to generate an output signal, thereby operating in the same manner as the general input buffer circuit described above. do.

2) 파워 다운 또는 셀프 리프레쉬 동작모드2) Power down or self refresh operation mode

클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되어 NMOS 트랜지스터(NM1)가 턴오프되고, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 PMOS 트랜지스터(PM1)의 게이트로 입력되어 전압 비교부(210)의 PMOS 트랜지스터(PM1)가 턴온됨에 따라 노드(B)에 전원전압 값을 갖는 하이 레벨의 신호가 전달되어 PMOS 트랜지스터(PM2 및 PM3)가 턴오프된다. 또한, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 낸드 게이트(NAND)의 일 입력단으로 입력된다. 낸드 게이트(NAND)는 적어도 하나의 로우 레벨 신호를 입력받는 경우 항상 하이 레벨의 신호를 출력하므로, 출력 드라이버(220)는 전압 비교부(210)의 출력에 관계 없이 항 상 하이 레벨의 출력 신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다. 즉, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 항상 하이 레벨의 출력신호(output)를 출력하여 해당 메모리 칩이 선택되지 않게 하는 것이다.The clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level so that the NMOS transistor NM1 is turned off, and the clock flag signal CKE_flag is input to the gate of the PMOS transistor PM1 at a low level. As the PMOS transistor PM1 of the voltage comparator 210 is turned on, a high level signal having a power supply voltage is transmitted to the node B so that the PMOS transistors PM2 and PM3 are turned off. In addition, the clock flag signal CKE_flag is input to one input terminal of the NAND gate NAND at a low level. Since the NAND gate always outputs a high level signal when at least one low level signal is input, the output driver 220 always outputs a high level output signal regardless of the output of the voltage comparator 210. output). Then, the memory chip is not selected by the high level output signal. That is, regardless of the voltage level of the chip select signal / CS, a high level output signal output is always output so that the corresponding memory chip is not selected.

따라서, 본 발명의 제2 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 낸드게이트(NAND)의 입력단으로도 로우 레벨의 클럭 플래그 신호(CKE_flag)가 입력된다. 따라서, 출력 드라이버(220)는 전압 비교부(210)의 출력에 무관하게 항상 하이 레벨의 출력신호(output)를 생성한다. 즉, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 해당 메모리 칩이 선택되지 않도록 한다. Therefore, the input buffer circuit according to the second embodiment of the present invention is NAND in the power down operation mode or the self refresh operation mode, that is, when the clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level. The low level clock flag signal CKE_flag is also input to the input terminal of the gate NAND. Accordingly, the output driver 220 always generates a high level output signal regardless of the output of the voltage comparator 210. That is, the memory chip is not selected regardless of the voltage level of the chip select signal / CS.

본 발명의 제2 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 해당 메모리 칩이 선택되지 않도록 하여 반도체 메모리 장치의 오동작을 방지할 수 있도록 한다.The input buffer circuit according to the second exemplary embodiment of the present invention prevents the memory chip from being selected in the power down operation mode or the self refresh operation mode, thereby preventing malfunction of the semiconductor memory device.

제3 실시예Third embodiment

도 4는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다. 4 is a diagram illustrating an input buffer circuit of a semiconductor memory device according to a third exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 제3 실시예에 따른 입력 버퍼 회로는 전압 비교부(310), 출력 제어부(315) 및 출력 드라이버(320)를 포함한다.Referring to FIG. 4, the input buffer circuit according to the third embodiment of the present invention includes a voltage comparator 310, an output controller 315, and an output driver 320.

전압 비교부(310)는 칩 선택 신호(/CS)와 기준 전압(Vref)의 전압 레벨을 비 교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(310)는 차동 증폭기를 포함한다. The voltage comparator 310 compares the voltage level of the chip select signal / CS and the reference voltage Vref and outputs a signal having a predetermined level (high or low) according to the comparison result. The voltage comparator 310 includes a differential amplifier.

전압 비교부(310)는 다수의 NMOS 트랜지스터(NM1, NM2 및 NM3) 및 다수의 PMOS 트랜지스터(PM1, PM2, PM3 및 PM4)를 포함한다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(310)를 인에이블(enable)시킨다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 접지 전압 단자와 노드(A) 사이에 접속되어 있다. NMOS 트랜지스터(NM2)는 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속되어 있다. NMOS 트랜지스터(NM3)는 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM2)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM3)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM4)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM4)와 노드(C) 사이에는 선택 수단(OP1)이 구비되어 있으며, 상기 선택 수단(OP1)은 퓨즈(fuse), 메탈(metal) 또는 스위치(switch) 등일 수 있다. 필요에 따라 상기 선택 수단(OP1)을 이용하여 전압 비교부(310)의 출력단자(노드 C)와 PMOS 트랜지스터(PM4) 사이를 연결하거나 오픈시킬 수 있다. 예컨대, 상기 선택 수단(OP1)이 퓨즈로 구성될 경우 레이저(Laser)를 이용하여 퓨즈를 절단하여 PMOS 트랜지스터(PM4)와 노드(C) 사이를 오픈(open)시킬 수 있다. 상기 선택 수단(OP1)이 메탈로 구성될 경우 이온빔(예컨대, FIB(Focused Ion Beam)을 이용하여 메탈을 절단하여 PMOS 트랜지스터(PM4)와 노드(C) 사이를 오픈(open)시킬 수 있다. 상기 선택 수단(OP1)이 스위치로 구성될 경우 스위치를 오프(off)시켜 PMOS 트랜지스터(PM4)와 노드(C) 사이를 오픈(open)시킬 수 있다. The voltage comparator 310 includes a plurality of NMOS transistors NM1, NM2, and NM3 and a plurality of PMOS transistors PM1, PM2, PM3, and PM4. The NMOS transistor NM1 is controlled by the clock flag signal CKE_flag to enable the voltage comparator 310. The NMOS transistor NM1 is controlled by the clock flag signal CKE_flag and is connected between the ground voltage terminal and the node A. FIG. The NMOS transistor NM2 is controlled by the reference voltage Vref and is connected between the node A and the node B. As shown in FIG. The NMOS transistor NM3 is controlled by the chip select signal / CS and is connected between the node A and the node C. As shown in FIG. The PMOS transistor PM1 is controlled by the clock flag signal CKE_flag and is connected between the power supply voltage terminal VDD and the node B. The PMOS transistor PM2 is controlled according to the voltage level of the node B and is connected between the power supply voltage terminal VDD and the node B. The PMOS transistor PM3 is controlled according to the voltage level of the node B and is connected between the power supply voltage terminal VDD and the node C. The PMOS transistor PM4 is controlled by the clock flag signal CKE_flag and is connected between the power supply voltage terminal VDD and the node C. The selection means OP1 is provided between the PMOS transistor PM4 and the node C, and the selection means OP1 may be a fuse, a metal, a switch, or the like. If necessary, the selection means OP1 may be used to connect or open the output terminal (node C) of the voltage comparator 310 and the PMOS transistor PM4. For example, when the selection means OP1 is configured as a fuse, the fuse may be cut using a laser to open the PMOS transistor PM4 and the node C. When the selection means OP1 is made of metal, the metal may be cut using an ion beam (for example, a focused ion beam (FIB)) to open between the PMOS transistor PM4 and the node C. When the selection means OP1 is configured as a switch, the switch may be turned off to open the PMOS transistor PM4 and the node C.

출력 제어부(315)는 클럭 플래그 신호(CKE_flag)를 반전시키는 인버터(INV1)와, 인버터(INV1)의 출력에 따라 전압 비교부(310)의 출력단자(노드 C)와 접지전압단자(VSS)를 접속시키는 NMOS 트랜지스터(NM4)를 포함한다. 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이에는 선택 수단(OP2)이 구비되어 있으며, 상기 선택 수단(OP2)은 퓨즈(fuse), 메탈(metal) 또는 스위치(switch) 등일 수 있다. 필요에 따라 상기 선택 수단(OP2)을 이용하여 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이를 연결하거나 오픈시킬 수 있다. 출력 제어부(315)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 전압 비교부(310)의 출력을 접지전압 레벨로 만들 수 있다. The output controller 315 controls the inverter INV1 for inverting the clock flag signal CKE_flag, and the output terminal (node C) and the ground voltage terminal VSS of the voltage comparator 310 according to the output of the inverter INV1. An NMOS transistor NM4 to be connected is included. Selecting means OP2 is provided between the output terminal node C of the voltage comparator 310 and the NMOS transistor NM4, and the selecting means OP2 is a fuse, a metal, or a switch ( switch). If necessary, the selection means OP2 may be used to connect or open the output terminal (node C) of the voltage comparator 310 and the NMOS transistor NM4. The output control unit 315 is configured to supply a voltage level of the chip select signal / CS in the power down operation mode or the self refresh operation mode, that is, when the clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level. Regardless of whether the output of the voltage comparator 310 can be made to the ground voltage level.

출력 드라이버(320)는 출력 제어부(315)의 출력을 반전시키는 인버터(INV2)를 포함한다. 출력 드라이버(320)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 항상 하이 레벨의 출력신호(output)를 생성함에 따라 해당 메모리 칩이 선택되지 않게 할 수 있다. The output driver 320 includes an inverter INV2 for inverting the output of the output control unit 315. The output driver 320 always outputs a high level output signal in the power down operation mode or the self refresh operation mode, that is, when the clock flag signal CKE_flag is input to the gate of the NMOS transistor NM1 at a low level. As a result, the memory chip may not be selected.

본 발명의 제3 실시예에 따른 입력 버퍼 회로는 사용자(User)의 필요에 따라 적절하게 회로를 구성할 수 있는 장점이 있다. 예컨대, PMOS 트랜지스터(PM4)와 전압 비교부의 출력단자(노드 C) 사이를 선택 수단(OP1)으로 연결하고, 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이의 선택 수단(OP2)을 오픈(open)시키면, 앞서 설명한 일반적인 입력 버퍼 회로를 구현할 수 있다. 또한, 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이를 선택 수단(OP2)으로 연결하고, 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이의 선택 수단(OP1)을 오픈(open)시키면, 앞서 설명한 제1 실시예에 따른 입력 버퍼 회로를 구현할 수 있다. The input buffer circuit according to the third embodiment of the present invention has an advantage in that the circuit can be appropriately configured according to the needs of a user. For example, the connection between the PMOS transistor PM4 and the output terminal (node C) of the voltage comparator with the selecting means OP1, and the selection between the output terminal (node C) and the NMOS transistor NM4 of the voltage comparator 310. Opening the means OP2 can implement the general input buffer circuit described above. In addition, between the output terminal (node C) of the voltage comparator 310 and the NMOS transistor NM4 is connected by the selection means OP2, the output terminal (node C) and the NMOS transistor NM4 of the voltage comparator 310 are connected. Opening the selection means OP1 between the?) Can implement the input buffer circuit according to the first embodiment described above.

앞서 살펴본 바와 같이, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 입력되는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치가 오동작 하는 것을 방지하기 위해서는 칩 선택 신호(/CS)에 관계 없이 해당 메모리 칩이 선택되지 않아야 한다. As described above, in order to prevent the semiconductor memory device from malfunctioning in the power-down operation mode or the self-refresh operation mode in which the clock flag signal CKE_flag is input at a low level, the memory chip regardless of the chip selection signal / CS is used. Should not be selected.

이러한 조건을 만족하기 위해서 칩 선택 신호(/CS)을 입력 받는 NMOS 트랜지스터(NM3)와 기준 전압(Vref)을 입력 받는 NMOS 트랜지스터(NM2)의 위치를 맞바꿀 수 있다. 그러나, 칩 선택 신호(/CS)는 가변적인 신호이므로 노드(B)에 전달되는 신호가 불안정하게 되어 칩 선택 신호(/CS)의 셋업 타임(Setup time)이 급격히 나빠지게 되므로 불가능하다.In order to satisfy this condition, the positions of the NMOS transistor NM3 that receives the chip select signal / CS and the NMOS transistor NM2 that receives the reference voltage Vref may be swapped. However, since the chip select signal / CS is a variable signal, the signal transmitted to the node B becomes unstable, and thus the setup time of the chip select signal / CS is sharply worsened.

따라서, 본 발명의 다양한 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 출력 제어부(115, 315)와 출력 드라이버(120, 220, 320)를 구현하여 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서도 반도체 메모리 장치가 안정적으로 동작하도록 하였다.Accordingly, the input buffer circuit of the semiconductor memory device according to various embodiments of the present disclosure implements the output controllers 115 and 315 and the output drivers 120, 220, and 320, and thus the semiconductor memory may be used in the power down operation mode or the self refresh operation mode. The device was operated stably.

이상 설명한 바와 같이, 본 발명에 따르면, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 칩 선택 신호에 관계 없이 항상 하이 레벨의 신호를 출력하여 해당 메모리 칩이 선택되지 않게 할 수 있다.As described above, according to the present invention, the memory chip may not be selected by always outputting a high level signal regardless of the chip selection signal in the power down operation mode or the self refresh operation mode.

따라서, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치의 오동작을 방지할 수 있는 효과가 있다. Therefore, there is an effect that a malfunction of the semiconductor memory device can be prevented in the power down operation mode or the self refresh operation mode.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims (13)

클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부; A voltage comparator, enabled according to the first level of the clock flag signal, to compare the voltage level of the chip select signal with the reference voltage and output a signal having a predetermined level according to the comparison result; 상기 클럭 플래그 신호의 제2 레벨에 따라 인에이블되어 상기 전압 비교부의 출력을 접지전압의 전압 레벨로 만드는 출력 제어부; 및An output controller enabled according to the second level of the clock flag signal to make the output of the voltage comparator a voltage level of a ground voltage; And 상기 전압 비교부의 출력을 반전시켜 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.And an output driver for inverting and outputting the output of the voltage comparator. 클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부; 및A voltage comparator, enabled according to the first level of the clock flag signal, to compare the voltage level of the chip select signal with the reference voltage and output a signal having a predetermined level according to the comparison result; And 상기 클럭 플래그 신호가 제1 레벨일 경우에는 상기 전압 비교부의 출력과 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하고, 상기 클럭 플래그 신호가 제2 레벨일 경우에는 상기 전압 비교부의 출력신호와 무관하게 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.When the clock flag signal is at the first level, the output signal is determined and output in response to the output of the voltage comparator and the clock flag signal. When the clock flag signal is at the second level, the output of the voltage comparator is output. And an output driver for determining and outputting a level of an output signal in response to the clock flag signal irrespective of a signal. 제1항 또는 제2항에 있어서, The method according to claim 1 or 2, 상기 클럭 플래그 신호는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드로 전환되면 상기 제1 레벨에서 상기 제2 레벨로 천이하는 신호이고, 상기 제1 레벨은 하이 레벨이고, 상기 제2 레벨은 로우 레벨인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.The clock flag signal is a signal that transitions from the first level to the second level when switched to a power down operation mode or a self refresh operation mode, wherein the first level is a high level, and the second level is a low level. An input buffer circuit for a semiconductor memory device. 제1항 또는 제2항에 있어서, The method according to claim 1 or 2, 상기 클럭 플래그 신호는 클럭신호가 버퍼링된 신호인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And the clock flag signal is a signal buffered by a clock signal. 제1항에 있어서, 상기 전압 비교부는, The method of claim 1, wherein the voltage comparison unit, 상기 클럭 플래그 신호에 의해 제어되고 접지 전압 단자와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터;A first NMOS transistor controlled by the clock flag signal and connected between a ground voltage terminal and a first node; 상기 기준 전압에 의해 제어되고 상기 제1 노드와 제2 노드 사이에 접속된 제2 NMOS 트랜지스터;A second NMOS transistor controlled by the reference voltage and connected between the first node and a second node; 상기 칩 선택 신호에 의해 제어되고 상기 제1 노드와 제3 노드 사이에 접속된 제3 NMOS 트랜지스터;A third NMOS transistor controlled by the chip select signal and connected between the first node and a third node; 상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제1 PMOS 트랜지스터;A first PMOS transistor controlled by the clock flag signal and connected between a power supply voltage terminal and the second node; 상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제2 PMOS 트랜지스터; 및A second PMOS transistor controlled according to the voltage level of the second node and connected between a power supply voltage terminal and the second node; And 상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제3 PMOS 트랜지스터를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.And a third PMOS transistor controlled according to the voltage level of the second node and connected between a power supply voltage terminal and the third node. 제1항에 있어서, 상기 출력 제어부는,The method of claim 1, wherein the output control unit, 상기 클럭 플래그 신호를 반전시켜 출력하는 인버터; 및An inverter for inverting and outputting the clock flag signal; And 상기 인버터의 출력신호에 따라 제어되고 상기 전압 비교부의 출력단과 접지전압단 사이에 접속된 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.And an NMOS transistor controlled according to an output signal of the inverter and connected between an output terminal of the voltage comparator and a ground voltage terminal. 제1항에 있어서,The method of claim 1, 상기 출력 드라이버는 상기 전압 비교부의 출력 신호를 반전시켜 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And the output driver comprises an inverter for inverting and outputting an output signal of the voltage comparator. 제1항에 있어서, 상기 전압 비교부는, The method of claim 1, wherein the voltage comparison unit, 상기 클럭 플래그 신호에 의해 제어되고 접지 전압 단자와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터;A first NMOS transistor controlled by the clock flag signal and connected between a ground voltage terminal and a first node; 상기 기준 전압에 의해 제어되고 상기 제1 노드와 제2 노드 사이에 접속된 제2 NMOS 트랜지스터;A second NMOS transistor controlled by the reference voltage and connected between the first node and a second node; 상기 칩 선택 신호에 의해 제어되고 상기 제1 노드와 제3 노드 사이에 접속 된 제3 NMOS 트랜지스터;A third NMOS transistor controlled by the chip select signal and connected between the first node and a third node; 상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제1 PMOS 트랜지스터;A first PMOS transistor controlled by the clock flag signal and connected between a power supply voltage terminal and the second node; 상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제2 PMOS 트랜지스터; A second PMOS transistor controlled according to the voltage level of the second node and connected between a power supply voltage terminal and the second node; 상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제3 PMOS 트랜지스터; 및A third PMOS transistor controlled according to the voltage level of the second node and connected between a power supply voltage terminal and the third node; And 상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제4 PMOS 트랜지스터를 포함하며, 상기 제3 노드와 상기 제4 PMOS 트랜지스터 사이에 상기 제4 PMOS 트랜지스터를 상기 제3 노드에 연결하거나 오픈시키기 위한 선택 수단을 포함하는 반도체 메모리 장치의 입력 버퍼 회로.A fourth PMOS transistor controlled by the clock flag signal and connected between a power supply voltage terminal and the third node, wherein the fourth PMOS transistor is connected between the third node and the fourth PMOS transistor; And input means for connecting to or opening the input buffer circuit of the semiconductor memory device. 제1항에 있어서, 상기 출력 제어부는,The method of claim 1, wherein the output control unit, 상기 클럭 플래그 신호를 반전시켜 출력하는 인버터; 및An inverter for inverting and outputting the clock flag signal; And 상기 인버터의 출력신호에 따라 제어되고 상기 전압 비교부의 출력단과 접지전압단 사이에 접속된 NMOS 트랜지스터를 포함하며, 상기 전압 비교부의 출력단과 상기 NMOS 트랜지스터 사이에 상기 NMOS 트랜지스터를 상기 전압 비교부의 출력단에 연결하거나 오픈시키기 위한 선택 수단을 포함하는 반도체 메모리 장치의 입력 버퍼 회로.And an NMOS transistor controlled according to an output signal of the inverter and connected between an output terminal of the voltage comparator and a ground voltage terminal, and connecting the NMOS transistor to an output terminal of the voltage comparator between the output terminal of the voltage comparator and the NMOS transistor. And input means for selecting or opening the semiconductor memory device. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 선택 수단은 선택적으로 연결하거나 오픈시킬 수 있는 퓨즈, 메탈 또는 스위치로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And said selecting means comprises a fuse, a metal or a switch that can be selectively connected or opened. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 출력 드라이버는 상기 전압 비교부의 출력 신호를 반전시켜 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And the output driver comprises an inverter for inverting and outputting an output signal of the voltage comparator. 제2항에 있어서, 상기 전압 비교부는, The method of claim 2, wherein the voltage comparison unit, 클럭 플래그 신호에 의해 제어되고 접지 전압 단자와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터;A first NMOS transistor controlled by a clock flag signal and connected between the ground voltage terminal and the first node; 상기 기준 전압에 의해 제어되고 상기 제1 노드와 제2 노드 사이에 접속된 제2 NMOS 트랜지스터;A second NMOS transistor controlled by the reference voltage and connected between the first node and a second node; 상기 칩 선택 신호에 의해 제어되고 상기 제1 노드와 제3 노드 사이에 접속된 제3 NMOS 트랜지스터;A third NMOS transistor controlled by the chip select signal and connected between the first node and a third node; 상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제1 PMOS 트랜지스터;A first PMOS transistor controlled by the clock flag signal and connected between a power supply voltage terminal and the second node; 상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제2 PMOS 트랜지스터; A second PMOS transistor controlled according to the voltage level of the second node and connected between a power supply voltage terminal and the second node; 상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제3 PMOS 트랜지스터; 및A third PMOS transistor controlled according to the voltage level of the second node and connected between a power supply voltage terminal and the third node; And 상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제4 PMOS 트랜지스터를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.And a fourth PMOS transistor controlled by the clock flag signal and connected between a power supply voltage terminal and the third node. 제2항에 있어서, The method of claim 2, 상기 출력 드라이버는 상기 클럭 플래그 신호와 상기 전압 비교부의 출력신호를 부정 논리곱하는 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And the output driver includes a NAND gate for negative ANDing the clock flag signal and the output signal of the voltage comparator.
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