KR100472725B1 - Semiconductor memory device having refresh mode - Google Patents
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Abstract
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 리프레시 동작 제어에 관한 것이며, 리프레시 모드에서의 순간 피크전류를 줄이는 동시에 리프레시 동작 속도의 저하를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 다수의 셀 매트릭스를 구비하며, 각 셀 매트릭스에 대한 순차적인 리프레시를 수행하는 반도체 메모리 소자에 있어서, 리프레시 동작 모드에서 가장 먼저 리프레시를 수행하는 제1 셀 매트릭스; 리프레시 동작 모드임을 알리는 플래그 신호에 응답하여 상기 제1 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 노말 동작 모드에서는 오버 드라이빙 전압 및 코어전압으로 구동하고, 리프레시 동작 모드에서는 코어전압만으로 구동하는 제1 비트라인 감지증폭기 전원 구동 수단; 리프레시 동작 모드에서 상기 제1 셀 매트릭스 보다 후순위로 리프레시를 수행하는 제2 셀 매트릭스; 및 상기 플래그 신호와 무관하게 노말 동작 모드 및 리프레시 동작 모드에서 상기 제2 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 오버 드라이빙 전압 및 코어전압으로 구동하는 제2 비트라인 감지증폭기 전원 구동 수단을 구비하는 반도체 메모리 소자가 제공된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a control of refresh operation of a semiconductor memory device. The present invention provides a semiconductor memory device capable of reducing the instantaneous peak current in the refresh mode and preventing a decrease in the refresh operation speed. There is this. According to an aspect of the present invention, a semiconductor memory device having a plurality of cell matrices and performing sequential refresh for each cell matrix, the semiconductor memory device comprising: a first cell matrices to be refreshed first in a refresh operation mode; A pull-up line of the bit line sense amplifier of the first cell matrix is driven with an overdriving voltage and a core voltage in a normal operation mode and only with a core voltage in a refresh operation mode in response to a flag signal indicating that the mode is a refresh operation mode; One bit line sense amplifier power supply means; A second cell matrix for performing refresh in a refresh operation mode after the first cell matrix; And a second bit line sense amplifier power supply driving means for driving the pull-up line of the bit line sense amplifier of the second cell matrix with an overdriving voltage and a core voltage in a normal operation mode and a refresh operation mode irrespective of the flag signal. Provided is a semiconductor memory device.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 리프레시 동작 제어에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to refresh operation control of semiconductor memory devices.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 리프레시 모드라 한다.In semiconductor memory devices, unlike SRAM and flash memory, information stored in a cell (a unit unit that stores input information) disappears over time. In order to prevent such a phenomenon, an operation of rewriting information stored in a cell at a predetermined cycle is performed externally. This is called a refresh mode.
DRAM을 이루는 각 셀들은 일정한 개수로 묶여서 하나의 셀 매트릭스(뱅크)를 이루게 되며, 전체 칩의 동작은 이러한 셀 매트릭스를 기준으로 이루어지게 되는데 현재 사용되고 있는 DRAM의 경우 대개 4개의 셀 매트릭스로 구성되어 있다.Each cell of the DRAM is grouped in a certain number to form a single cell matrix (bank), and the operation of the entire chip is performed based on the cell matrix. .
일반적으로, 외부로부터 입력된 정보를 처음 저장하는 동작이나 저장된 정보를 읽어오는 동작을 수행할 때에는 전술한 4개의 셀 매트릭스 중에서 하나의 셀 매트릭스를 선택하여 DRAM의 동작이 이루어지며, 나머지 세개의 셀 매트릭스는 동작을 하지 않도록 하는데, 리프레시 모드에서는 4개의 셀 매트릭스에서 동시에 리프레시 동작이 수행되므로, 순간적으로 피크전류가 급증하는 현상이 발생한다.In general, when the first operation of storing information input from the outside or the operation of reading the stored information is performed, the operation of the DRAM is performed by selecting one cell matrix from the above four cell matrices, and the remaining three cell matrices. In the refresh mode, since the refresh operation is simultaneously performed on the four cell matrices, the peak current suddenly increases.
도 1은 종래기술에 따른 DRAM의 리프레시 경로의 블럭도이다.1 is a block diagram of a refresh path of a DRAM according to the prior art.
도 1을 참조하면, 외부 리프레시 명령 신호를 인가 받아 각 셀 매트릭스(14, 15, 16, 17)별로 내부 리프레시 명령 신호를 생성하기 위한 내부 리프레시 명령 발생 회로(10, 11, 12, 13)와, 각각의 내부 리프레시 명령 발생 회로(10, 11, 12, 13)로부터 출력된 내부 리프레시 명령 신호를 인가받아 동시에 리프레시를 수행하는 셀 매트릭스(14, 15, 16, 17)가 도시되어 있다.Referring to FIG. 1, an internal refresh command generation circuit 10, 11, 12, 13 for generating an internal refresh command signal for each cell matrix 14, 15, 16, and 17 by receiving an external refresh command signal; The cell matrices 14, 15, 16, and 17 which receive the internal refresh command signals output from the respective internal refresh command generation circuits 10, 11, 12, and 13 and simultaneously perform the refresh are shown.
도 2는 상기 도 1의 리프레시 방식에 따른 리프레시 전류 특성도이다.2 is a refresh current characteristic diagram according to the refresh method of FIG. 1.
도 2를 참조하면, 상기와 같이 모든 셀 매트릭스(14, 15, 16, 17)에 대해 동시에 리프레시를 수행하는 경우에는 매우 큰 순간 피크전류가 흘러 전류 소모량이 증가하는 문제점이 있었다.Referring to FIG. 2, when the refresh is simultaneously performed on all the cell matrices 14, 15, 16, and 17 as described above, a very large instantaneous peak current flows to increase the current consumption.
이와 같은 문제점을 해결하기 위하여 리프레시를 4개의 셀 매트릭스에서 동시에 수행하지 않고 2개의 셀 매트릭스씩 순차적으로 수행하거나, 1개의 셀 매트리스씩 총 4회에 걸쳐 리프레시를 수행하는 방식을 사용하기도 했다.In order to solve such a problem, the refresh is not performed simultaneously in four cell matrices, but the two cell matrices are sequentially performed or one cell mattress is used to perform the refresh four times in total.
도 3은 개선된 종래기술에 따른 DRAM의 리프레시 경로의 블럭도이다.3 is a block diagram of a refresh path of a DRAM according to the improved prior art.
도 3을 참조하면, 첫번째 내부 리프레시 명령 발생 회로(30)는 외부 리프레시 명령 신호를 인가 받아 셀 매트릭스 0(34)을 위한 내부 리프레시 명령 신호를 생성하며, 내부 리프레시 명령 신호 0은 셀 매트릭스 0(34)에 대한 리프레시를 수행하도록 하고, 소정의 지연부(38)를 거쳐 다음 내부 리프레시 명령 발생 회로(31)로 인가된다. 내부 리프레시 명령 발생 회로(31)는 다시 셀 매트릭스 1(35)를 위한 내부 리프레시 명령 신호 1을 생성하고, 셀 매트릭스 1(35)에 대한 리프레시를 수행하도록 한다. 이러한 과정을 나머지 셀 매트릭스(36, 37)에 대해서도 수행하면 4개의 셀 매트릭스(34, 35, 36, 37)에 대한 순차적인 리프레시 동작이 수행된다.Referring to FIG. 3, the first internal refresh command generation circuit 30 receives an external refresh command signal to generate an internal refresh command signal for the cell matrix 0 34, and the internal refresh command signal 0 corresponds to the cell matrix 0 (34). ) Is applied to the next internal refresh command generation circuit 31 via the predetermined delay unit 38. The internal refresh command generation circuit 31 again generates an internal refresh command signal 1 for the cell matrix 1 35, and performs a refresh on the cell matrix 1 35. If this process is performed for the remaining cell matrices 36 and 37, the sequential refresh operations for the four cell matrices 34, 35, 36 and 37 are performed.
도 4는 상기 도 3의 리프레시 방식에 따른 리프레시 전류 특성도이다.4 is a refresh current characteristic diagram according to the refresh method of FIG. 3.
도 4를 참조하면, 상기와 같이 순차적인 리프레시 동작을 수행하는 경우, 상기 도 2의 전류 그래프에 비해 순간 피크전류가 크게 줄어든 것을 알 수 있다. 따라서, 리프레시 동작에 수반되는 전류 소모량을 크게 줄일 수 있다. 그러나, 이와 같은 리프레시 방식은 상기 도 1 및 도 2에 도시된 리프레시 방식에 비해 동작 속도가 떨어지는 단점이 있다.Referring to FIG. 4, when the sequential refresh operation is performed as described above, it can be seen that the instantaneous peak current is greatly reduced as compared with the current graph of FIG. 2. Therefore, the current consumption associated with the refresh operation can be greatly reduced. However, such a refresh method has a disadvantage in that the operation speed is lower than that of the refresh method shown in FIGS. 1 and 2.
한편, 순간 피크전류를 줄이기 위한 대안으로 리프레시 모드에서는 오버 드라이빙을 수행하는 않는 방안도 제안되었다. DRAM의 셀은 정보를 저장하는 구성요소인 캐패시터와 캐패시터에 대한 액세스를 제어하는 트랜지스터로 구성되는데, 정보를 저장하거나 저장된 정보를 읽어오는 경우, 그리고 셀에 대한 리프레시 동작을 수행하는 경우 트랜지스터의 비트라인에 특정 레벨의 전압을 인가하게 되는데, 비트라인 감지증폭기가 비트라인의 전위를 감지하여 이를 증폭시켜 주게 된다. 이러한 감지증폭 동작의 초기에 동작 속도를 개선하기 위하여 셀 메트릭스에 사용되는 코어전압보다 높은 레벨의 외부전압을 인가하는 방식을 오버 드라이빙 방식이라 한다.Meanwhile, as an alternative to reducing the instantaneous peak current, a method of not performing overdriving in the refresh mode has also been proposed. A cell of a DRAM is composed of a capacitor that stores information and a transistor that controls access to the capacitor. The bit line of the transistor when storing information or reading stored information, and performing a refresh operation on the cell. A specific level of voltage is applied to the bit line. The bit line sense amplifier senses the potential of the bit line and amplifies it. In order to improve the operation speed in the early stage of the sensing amplification operation, the method of applying an external voltage higher than the core voltage used in the cell matrix is called an overdriving method.
따라서, 리프레시 모드에서 오버 드라이빙을 수행하는 않는 경우에는 도 5에 도시된 바와 같이 오버 드라이빙을 수행하는 상기 도 2의 전류 그래프에 비해 순간 피크전류가 줄어들게 되어 전류 소모량을 줄일 수 있다. 그러나, 이러한 방식 역시 동작 속도가 떨어지는 단점이 있다.Accordingly, when overdriving is not performed in the refresh mode, the instantaneous peak current is reduced as compared to the current graph of FIG. 2 performing overdriving as shown in FIG. 5, thereby reducing current consumption. However, this method also has a disadvantage in that the operation speed is lowered.
도 6은 순차적인 리프레시와 논-오버 드라이빙 방식을 함께 적용한 종래기술에 따른 리프레시 전류 특성도로서, 이처럼 순차적인 리프레시 방식과 논-오버 드라이빙 방식을 함께 적용하는 경우에는 순간 피크전류를 최소화하여 전류 소모량을 현저히 줄일 수 있으나, 역시 동작 속도가 떨어지는 단점을 극복하지 못하고 있다.FIG. 6 is a view illustrating characteristics of a refresh current according to the prior art in which sequential refresh and non-over driving are applied together. In the case of applying sequential refresh and non-over driving together, current consumption is minimized by minimizing instantaneous peak current. It can be significantly reduced, but also does not overcome the disadvantage of falling operation speed.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리프레시 모드에서의 순간 피크전류를 줄이는 동시에 리프레시 동작 속도의 저하를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device capable of reducing the instantaneous peak current in the refresh mode and at the same time preventing a decrease in the refresh operation speed.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 셀 매트릭스를 구비하며, 각 셀 매트릭스에 대한 순차적인 리프레시를 수행하는 반도체 메모리 소자에 있어서, 리프레시 동작 모드에서 가장 먼저 리프레시를 수행하는 제1 셀 매트릭스; 리프레시 동작 모드임을 알리는 플래그 신호에 응답하여 상기 제1 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 노말 동작 모드에서는 오버 드라이빙 전압 및 코어전압으로 구동하고, 리프레시 동작 모드에서는 코어전압만으로 구동하는 제1 비트라인 감지증폭기 전원 구동 수단; 리프레시 동작 모드에서 상기 제1 셀 매트릭스 보다 후순위로 리프레시를 수행하는 제2 셀 매트릭스; 및 상기 플래그 신호와 무관하게 노말 동작 모드 및 리프레시 동작 모드에서 상기 제2 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 오버 드라이빙 전압 및 코어전압으로 구동하는 제2 비트라인 감지증폭기 전원 구동 수단을 구비하는 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, in a semiconductor memory device having a plurality of cell matrix, and performs a sequential refresh for each cell matrix, the first refresh in the refresh operation mode A first cell matrix; A pull-up line of the bit line sense amplifier of the first cell matrix is driven with an overdriving voltage and a core voltage in a normal operation mode and only with a core voltage in a refresh operation mode in response to a flag signal indicating that the mode is a refresh operation mode; One bit line sense amplifier power supply means; A second cell matrix for performing refresh in a refresh operation mode after the first cell matrix; And a second bit line sense amplifier power supply driving means for driving the pull-up line of the bit line sense amplifier of the second cell matrix with an overdriving voltage and a core voltage in a normal operation mode and a refresh operation mode irrespective of the flag signal. Provided is a semiconductor memory device.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 7은 본 발명의 일 실시예에 따른 DRAM의 비트라인 감지증폭기 전원 구동 블럭의 회로도이다.7 is a circuit diagram of a bit line sense amplifier power supply driving block of a DRAM according to an embodiment of the present invention.
도 7을 참조하면, 본 실시예에 따른 비트라인 감지증폭기 전원 구동 블럭은, 각 셀 매트릭스(뱅크)마다 독립적으로 배치된다. 즉, 셀 매트릭스 0, 셀 매트릭스 1, 셀 매트릭스 2에는 (A) 타입의 비트라인 감지증폭기 전원 구동 블럭이 배치되며, 셀 매트릭스 3에는 (B) 타입의 비트라인 감지증폭기 전원 구동 블럭이 배치된다.Referring to FIG. 7, the bit line sense amplifier power supply driving block according to the present embodiment is independently disposed for each cell matrix (bank). That is, a bit line sense amplifier power supply drive block of type (A) is disposed in cell matrix 0, cell matrix 1, and cell matrix 2, and a bit line sense amplifier power supply drive block of type (B) is disposed in cell matrix 3.
우선, (A) 타입의 비트라인 감지증폭기 전원 구동 블럭에 대해 살펴본다.First, the bit line sense amplifier power supply driving block of type (A) will be described.
(A) 타입의 비트라인 감지증폭기 전원 구동 블럭은 비트라인 감지증폭기의 풀-업 라인을 코어전압(Vcore)으로 구동하기 위한 NMOS 트랜지스터(M1)와, 비트라인 감지증폭기의 풀-다운 라인을 접지전압으로 구동하기 위한 NMOS 트랜지스터(M2)와, 비트라인 감지증폭기의 풀-업 라인을 외부고전위전압(Vext)으로 구동하기 위한 PMOS 트랜지스터(M3)를 구비한다. 또한, (A) 타입의 비트라인 감지증폭기 전원 구동 블럭은 각 MOS 트랜지스터(M1, M2, M3)의 게이트를 제어하기 위한 제어 신호를 생성하기 위한 드라이버 제어부(71)와, 리프레시 모드인지 노말 동작 모드인지를 판별하여 리프레시 모드를 알리는 플래그 신호를 생성하기 위한 리프레시 여부 판별부(70)를 구비한다.The (A) type bit line sense amplifier power supply drive grounds the NMOS transistor M1 for driving the pull-up line of the bit line sense amplifier to the core voltage Vcore and grounds the pull-down line of the bit line sense amplifier. An NMOS transistor M2 for driving with a voltage and a PMOS transistor M3 for driving the pull-up line of the bit line sense amplifier to an external high potential voltage Vext are provided. The bit line sense amplifier power supply driving block of type (A) includes a driver controller 71 for generating a control signal for controlling the gates of the respective MOS transistors M1, M2, and M3, and a refresh mode or a normal operation mode. A refresh status discrimination unit 70 is provided for discriminating whether the signal is generated and generating a flag signal informing of the refresh mode.
이하, 리프레시 여부 판별부(70)로부터 출력된 플래그 신호에 따른 동작 변화를 설명한다.An operation change according to the flag signal output from the refresh determining unit 70 will be described below.
우선, 노말 동작 모드일 경우, 리프레시 여부 판별부(70)로부터 출력된 플래그 신호는 논리 레벨 하이로, 드라이버 제어부(71)의 출력이 인버터(INV1)를 통해 반전되고, 낸드 게이트(NAND)에서 다시 반전되어 NMOS 트랜지스터(M3)를 턴온시킴으로써 오버 드라이빙을 수행하고, 뒤이어 MOS 트랜지스터(M1)가 턴온되어 비트라인 감지증폭기의 풀-업 라인을 코아전압(Vcore)으로 구동하게 된다. 이때, 비트라인 감지증폭기의 풀-다운 라인은 접지전원으로 구동된다.First, in the normal operation mode, the flag signal output from the refresh determining unit 70 is at a logic level high, and the output of the driver control unit 71 is inverted through the inverter INV1, and again at the NAND gate NAND. Inverting is performed to overdrive by turning on the NMOS transistor M3, and then the MOS transistor M1 is turned on to drive the pull-up line of the bit line sense amplifier to the core voltage Vcore. At this time, the pull-down line of the bit line sense amplifier is driven by a ground power supply.
한편, 리프레시 모드일 경우, 리프레시 여부 판별부(70)로부터 출력된 플래그 신호는 논리 레벨 로우이므로, 낸드 게이트(NAND)의 출력은 드라이버 제어부(71)의 출력에 관계없이 논리 레벨 하이 값을 나타내어 NMOS 트랜지스터(M3)를 턴오프시키게 된다. 즉, 리프레시 모드에서는 오버 드라이빙을 수행하지 않고, MOS 트랜지스터(M1)가 턴온되어 비트라인 감지증폭기의 풀-업 라인을 코아전압(Vcore)만으로 구동하게 된다. 이때, 비트라인 감지증폭기의 풀-다운 라인은 접지전원으로 구동된다.On the other hand, in the refresh mode, since the flag signal output from the refresh determining unit 70 is at the logic level low, the output of the NAND gate NAND has a logic level high value regardless of the output of the driver control unit 71 and thus the NMOS. The transistor M3 is turned off. That is, in the refresh mode, the MOS transistor M1 is turned on without performing overdriving, and the pull-up line of the bit line sense amplifier is driven only by the core voltage Vcore. At this time, the pull-down line of the bit line sense amplifier is driven by a ground power supply.
다음으로, (B) 타입의 비트라인 감지증폭기 전원 구동 블럭에 대해 살펴본다.Next, a description will be given of the (B) type bit line sense amplifier power supply driving block.
(B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 비트라인 감지증폭기의 풀-업 라인을 코어전압(Vcore)으로 구동하기 위한 NMOS 트랜지스터(M4)와, 비트라인 감지증폭기의 풀-다운 라인을 접지전압으로 구동하기 위한 NMOS 트랜지스터(M5)와, 비트라인 감지증폭기의 풀-업 라인을 외부고전위전압(Vext)으로 구동하기 위한 PMOS 트랜지스터(M6)를 구비한다. 또한, (B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 각 MOS 트랜지스터(M4, M5, M6)의 게이트를 제어하기 위한 제어 신호를 생성하기 위한 드라이버 제어부(72)를 구비한다.The (B) type bit line sense amplifier power supply block grounds the NMOS transistor M4 for driving the pull-up line of the bit line sense amplifier to the core voltage Vcore and grounds the pull-down line of the bit line sense amplifier. An NMOS transistor M5 for driving with a voltage and a PMOS transistor M6 for driving a pull-up line of the bit line sense amplifier with an external high potential voltage Vext are provided. Further, the bit line sense amplifier power supply driving block of type (B) includes a driver controller 72 for generating a control signal for controlling the gates of the respective MOS transistors M4, M5, and M6.
(B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 전술한 (A) 타입의 비트라인 감지증폭기 전원 구동 블럭과 유사하나, 리프레시 여부 판별부(70)와 낸드 게이트(NAND)가 없는 점이 다르다. 따라서, 리프레시 모드와 노말 동작 모드를 구분하지 않는다. 즉, (B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 리드/라이트시는 물론 리프레시 모드에서도 오버 드라이빙을 수행하는 방식이다.The bit line sense amplifier power source driving block of type (B) is similar to the bit line sense amplifier power source driving block of the type (A) described above, except that there is no refresh determining unit 70 and a NAND gate (NAND). Therefore, the refresh mode and the normal operation mode are not distinguished. That is, the (B) type bit line sense amplifier power driving block performs overdriving in the refresh mode as well as during read / write.
본 발명은 전술한 바와 같이 리프레시 모드를 수행함에 있어서, 첫번째 셀 매트릭스부터 네번째 셀 매트릭스까지 순차적인 리프레시를 수행한다. 이러한 순차적인 리프레시 동작에 대해서는 전술한 도 3에서 자세히 설명하였다. 즉, 외부 리프레시 명령이 인가되면 셀 매트릭스 0의 내부 리프레시 명령 발생 회로는 내부 리프레시 명령 신호를 생성하여 셀 매트릭스 0에 대한 리프레시를 수행하도록 하고, 소정의 지연 시간(일반적으로 tRRD)을 거쳐 다음 셀 매트릭스 1의 내부 리프레시 명령 발생 회로로 인가된다. 이러한 과정을 나머지 셀 매트릭스 2, 3에 대해서도 수행하면 4개의 셀 매트릭스에 대한 순차적인 리프레시 동작이 수행된다.As described above, the present invention performs the sequential refresh from the first cell matrix to the fourth cell matrix in performing the refresh mode. This sequential refresh operation has been described in detail with reference to FIG. 3. That is, when an external refresh command is applied, the internal refresh command generation circuit of the cell matrix 0 generates an internal refresh command signal to perform a refresh on the cell matrix 0, and passes the next cell matrix through a predetermined delay time (typically tRRD). 1 is applied to the internal refresh command generation circuit. If this process is performed for the remaining cell matrices 2 and 3, sequential refresh operations for the four cell matrices are performed.
그러나, 본 발명에서는 모든 셀 매트릭스에 대한 리프레시 동작이 같지 않다. 즉, 상기한 도 7에 도시된 바와 같이 순차적인 리프레시를 수행함에 있어서, 처음부터 세번째 셀 매트릭스까지는 리프레시 모드를 알리는 플래그 신호가 활성화되어 오버 드라이빙 동작을 막아주고, 마지막 셀 매트릭스 3에서는 오버 드라이빙 동작이 수행되도록 회로를 구성하였다.However, in the present invention, the refresh operations for all cell matrices are not the same. That is, in performing the sequential refresh as shown in FIG. 7, the flag signal indicating the refresh mode is activated from the first to the third cell matrix to prevent the overdriving operation, and in the last cell matrix 3, the overdriving operation is performed. The circuit was configured to perform.
도 8은 상기 도 7의 리프레시 방식에 따른 리프레시 전류 특성도이다.8 is a refresh current characteristic diagram according to the refresh method of FIG. 7.
도 8을 참조하면, 우선 순차적인 리프레시 방식을 적용하기 때문에 순간 피크전류를 줄일 수 있으며, 마지막 셀 매트릭스(뱅크)에서 오버 드라이빙을 적용하기 때문에 도 6의 종래기술에 비해 전체 리프레시 동작 시간을 줄일 수 있다. DRAM의 스펙 중에서 오토 리프레쉬 커맨드 주기(auto refresh command period, tRFC)는 다음의 수학식 1과 같이 나타낼 수 있다. 리프레시를 순차적으로 수행하는 경우이다.Referring to FIG. 8, first, since the sequential refresh method is applied, the instantaneous peak current can be reduced, and the overall refresh operation time can be shortened compared to the prior art of FIG. 6 because over driving is applied in the last cell matrix (bank). have. Among the specifications of the DRAM, the auto refresh command period (tRFC) may be expressed by Equation 1 below. This is the case where refresh is performed sequentially.
여기서, n은 셀 매트릭스(뱅크)의 수, tRRD는 뱅크간 리프레시 주기(active bank A to active bank B command period), tRC는 액티브간 주기(active to active period)를 각각 나타낸다.Where n is the number of cell matrices (banks), tRRD is the active bank A to active bank B command period, and tRC is the active to active period, respectively.
tRRD는 파워, 노이즈 등을 고려하여 결정이 되며, tRC는 DRAM의 동작 특성에 따라 결정된다. 리프레시를 순차적으로 나누어 실시하는 회수에 의해 (n-1)×tRRD가 결정되고, 마지막 셀 매트릭스에 대한 리프레시 동작은 규정된 tRRD의 스펙이 없기 때문에, 오버 드라이브 실시 여부에 따라 tRC에만 영향을 미치게 된다. 따라서, 리프레시를 순차적으로 나누어 실시하는 회수가 결정이 된 경우, 마지막 셀 매트릭스에 대한 리프레시 동작에 한하여 오버 드라이빙을 수행하면 기존의 경우와 비교하여 순간 피크전류의 증가없이 리프레시 동작 시간을 단축할 수 있다.tRRD is determined in consideration of power, noise, and the like, and tRC is determined according to operating characteristics of the DRAM. (N-1) × tRRD is determined by the number of times the refresh is performed sequentially, and since the refresh operation for the last cell matrix has no specification of tRRD specified, it only affects tRC depending on whether overdrive is performed. . Therefore, when the number of times of dividing the refreshes sequentially is determined, if the overdriving is performed only for the refresh operation on the last cell matrix, the refresh operation time can be shortened without increasing the instantaneous peak current as compared with the conventional case. .
본 발명의 다른 실시예는 첫번째 셀 매트릭스에 대한 리프레시 동작에서만 오버 드라이빙 동작을 막고, 이어지는 두번째나 세번째 셀 매트릭스에 대한 리프레시 동작시부터 마지막 셀 매트릭스까지 오버 드라이빙 동작을 수행하는 것이다. 이 경우, 두번째나 세번째 셀 매트릭스에 대한 리프레시 동작시부터 오버 드라이빙을 실시하되, 리프레시 시간 간격을 tRRD보다 짧게 가져가면 전체 리프레시에 걸리는 시간을 줄일 수 있다.Another embodiment of the present invention is to prevent the overdriving operation only in the refresh operation on the first cell matrix, and to perform the overdriving operation from the subsequent refresh operation on the second or third cell matrix to the last cell matrix. In this case, the over-driving is performed from the refresh operation on the second or third cell matrix. However, if the refresh time interval is shorter than tRRD, the time taken for the total refresh can be reduced.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 4-뱅크 시스템을 일예로 들어 설명하였으나, 본 발명은 뱅크의 수에 관계 없이 적용할 수 있다.For example, in the above-described embodiment, the 4-bank system has been described as an example, but the present invention can be applied regardless of the number of banks.
전술한 본 발명은 리프레시 동작 모드에서 순간 피크전류의 증가를 억제하면서 전체 리프레시 시간을 단축할 수 있는 효과가 있다. The present invention described above has the effect of reducing the total refresh time while suppressing the increase of the instantaneous peak current in the refresh operation mode.
도 1은 종래기술에 따른 DRAM의 리프레시 경로의 블럭도.1 is a block diagram of a refresh path of a DRAM according to the prior art.
도 2는 상기 도 1의 리프레시 방식에 따른 리프레시 전류 특성도.2 is a refresh current characteristic diagram according to the refresh method of FIG.
도 3은 개선된 종래기술에 따른 DRAM의 리프레시 경로의 블럭도.3 is a block diagram of a refresh path of a DRAM according to the improved prior art.
도 4는 상기 도 3의 리프레시 방식에 따른 리프레시 전류 특성도.4 is a refresh current characteristic diagram according to the refresh method of FIG. 3.
도 5는 리프레시 모드에서 오버 드라이빙을 수행하는 않는 경우의 리프레시 전류 특성도.5 is a refresh current characteristic diagram when no overdriving is performed in the refresh mode.
도 6은 순차적인 리프레시와 논-오버 드라이빙 방식을 함께 적용한 종래기술에 따른 리프레시 전류 특성도.6 is a refresh current characteristic diagram according to the prior art applying a sequential refresh and a non-over driving method together.
도 7은 본 발명의 일 실시예에 따른 DRAM의 비트라인 감지증폭기 전원 구동 블럭의 회로도.7 is a circuit diagram of a bit line sense amplifier power supply driving block of a DRAM according to an embodiment of the present invention.
도 8은 상기 도 7의 리프레시 방식에 따른 리프레시 전류 특성도.8 is a refresh current characteristic diagram according to the refresh method of FIG. 7.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
70 : 리프레시 여부 판별부70: refresh status determination unit
71, 72 : 드라이버 제어부71, 72: driver control unit
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| KR20030079038A (en) | 2003-10-10 |
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