KR100452698B1 - 플라즈마 디스플레이 패널 - Google Patents

Abstract

본 발명은 방전의 균일성을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.

본 발명의 플라즈마 디스플레이 패널은 투명전극으로 이루어진 다수의 제 1 및 제 2전극과; 제 1 및 제 2전극상에 다수 형성되는 절결부를 구비하며; 절결부의 간격은 상기 서브픽셀의 1/n(n은 양의 정수)로 설정된다.

Description

플라즈마 디스플레이 패널{PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 방전의 균일성을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.

이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.

도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.

제 1 및 제 2전극(12Y,12Z)은 방전셀로부터 공급되는 빛을 투과하기 위하여 투명물질로 형성된다. 제 1전극(12Y)과 제 2전극(12Z)의 배면에는 금속물질로 형성된 버스전극(13Y,13Z)이 제 1 및 제 2전극(12Y,12Z)과 나란하게 형성된다. 이와 같은 버스전극(13Y,13Z)은 높은 저항값을 가지는 제 1 및 제 2전극(12Y,12Z)에 구동신호를 공급하기 위하여 이용된다.

제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.

어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.

형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위해 He+Ne, He+Xe 또는 He+Ne+Xe 등의 불활성 가스가 주입된다.

이와 같은 종래의 PDP에서 제 1전극(12Y) 및 제 2전극(12Z)은 도 2와 같이 방전셀들(1) 각각에서 나란하게 설치된다. 제 1전극(12Y)에는 리셋펄스, 스캔펄스 및 제 1서스테인펄스가 공급된다. 제 2전극(12Y)에는 제 2서스테인펄스가 공급된다.

제 1전극(12Y)에 리셋펄스가 공급될 때 방전셀들이 초기화된다. 제 1전극(12Y)에 스캔펄스가 공급될 때 어드레스전극(20X)에는 스캔펄스에 동기되는 데이터펄스가 공급된다. 이때, 스캔펄스 및 데이터펄스가 공급된 방전셀들에서는 어드레스 방전이 일어난다.

방전셀들에서 어드레스 방전이 발생된 후 제 1전극(12Y) 및 제 2전극(12Z)에 교번적으로 제 1 및 제 2서스테인펄스가 공급된다. 제 1전극(12Y) 및 제 2전극(12Z)에 제 1 및 제 2서스테인펄스가 공급되면 어드레스 방전이 일어난 방전셀들에서 서스테인 방전이 일어난다. 이와 같은 서스테인 방전은 계조값에 따라 방전시간이 결정되고, 이에 따라 계조값에 따른 화상이 표시된다.

한편, 종래의 제 1전극(12Y) 및 제 2전극(12Z)은 방전셀들에서 넓은 면적을 가지고 서로 나란하게 형성된다. 이와 같이, 제 1전극(12Y) 및 제 2전극(12Z)이 넓은 면적을 가지면 많은 전력이 소비되고, 이에 따라 PDP의 방전효율이 저하된다.

이와같은 단점을 극복하기 위하여 도 3과 같은 "T"자형 전극구조가 제안되었다.

도 3을 참조하면, 종래의 다른실시예에 의한 PDP는 어드레스전극(32X)과, 어드레스전극과 교차되는 방향으로 설치되는 제 1 및 제 2버스전극(31Y,31Z)과, 제 1버스전극(31Y)으로부터 신장되는 제 1전극(30Y)과, 제 2버스전극(31Z)으로부터 신장되는 제 2전극(30Z)을 구비한다.

제 1전극(30Y)은 제 1버스전극(31Y)으로부터 "T"자형으로 신장된다. 제 2전극(30Z)은 제 2버스전극(31Z)으로부터 "T"자형으로 신장된다. 이와 같이 제 1 및 제 2전극(30Y,30Z)이 "T"자형으로 형성되면 전극의 길이를 충분히 길게 유지하면서도 총 면적을 줄일 수 있다. 따라서, 제 1 및 제 2전극(30Y,30Z)의 면적이 줄어드는 만큼 소비전력이 감소하고, 이에 따라 방전효율이 향상된다. 실례도, "T"자형 전극구조가 설치된 PDP는 도 1에 도시된 PDP에 비해 약 15% 정도의 발광효율이 향상된다.

이와 같은 "T"자형 전극을 구비한 종래의 PDP는 제 1 및 제 2전극(30Y,30Z)이 격벽(24) 사이에 정확히 얼라인되어야 한다. 하지만, PDP의 상/하부기판(10,18)의 합착과정에서 수 마이크로 미터(㎛)에서 수십 마이크로 미터(㎛) 정도의 움직임이 발생된다. 이와 같이 상부기판(10) 및/또는 하부기판(18)이 합착과정에서 움직이게 되면 제 1 및 제 2전극(30Y,30Z)은 도 4와 같이 방전셀의 중심부에 설치되지 못한다.

이와 같이 "T"자 형의 제 1 및 제 2전극(30Y,30Z)이 방전셀에 중심부에 설치되지 못하면 셀 마다 방전이 불균일하게 발생된다. 또한, 정상적인 어드레스 및 서스테인 방전이 발생되지 못한다. 아울러, 방전전압 특성의 변화를 초래하고, 결국 화질에 악영향을 끼치게 된다.

이와 같은 단점을 극복하기 위하여 도 5와 같은 PDP가 제안되었다.

도 5를 참조하면, 종래의 또 다른 실시예에 의한 PDP는 투명전극으로 형성된 제 1 및 제 2전극(40Y,40Z) 상에 적어도 2개 이상의 절결부(42)가 형성된다. 절결부(42)는 투명전극 상에서 일정간격으로 배치됨과 아울러 버스전극들(41Y,41Z)과 중첩되지 않도록 형성된다.

이와 같은 종래의 또 다른 실시예에 의한 PDP는 방전셀의 중심부에 "T"형 전극이 위치되어야 하는 도 3과 같은 PDP에 비해 얼라인이 용이한 장점이 있다. 다시 말하여, 본 발명의 제 1 및 제 2전극(40Y,40Z)은 절결부(42)의 위치에 무관하게 설치될 수 있다. 아울러, 절결부(42)가 형성된 면적만큼 소비전력이 감소하고, 이에 따라 방전효율이 향상된다.

하지만, 종래의 또 다른 실시예에 의한 제 1 및 제 2전극(40Y,40Z)이 PDP에 설치될 때 셀들에서 제 1 및 제 2전극(40Y,40Z)과 어드레스 전극(44X)이 중첩되는 면적이 상이하게 된다. 다시 말하여, 도 6과 같이 절결부(42)는 각각의 방전셀들에서 100% 내지 수%의 범위에서 어드레스전극(44X)과 중첩된다. 또한, 절결부(42)는 어드레스전극(44X)과 중첩되지 않을 수 있다.

이와 같이 방전셀들 각각에서 어드레스전극(44X)과 절결부(42)과 중첩되는 면적이 상이하게 되면 어드레스방전이 불균일하게 된다. 한편, 이와 같은 현상은 자신에게 도포된 형광체(적색, 녹색 또는 청색)의 색에 따라 방전셀의 크기가 상이해지는 비대칭 격벽에서 더욱 크게 발생된다.

따라서, 본 발명의 목적은 방전의 균일성을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널을 제공하는데 있다.

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.

도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 전극구조를 나타내는 도면.

도 3 및 도 4는 종래의 다른 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면.

도 5 및 도 6은 종래의 또 다른 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면.

도 7 및 도 8은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면.

도 9 및 도 10은 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 상부기판 12Y,30Y,40Y,50Y,60Y : 제 1전극

12Z,30Z,40Z,50Z,60Z : 제 2전극

13Y,13Z,31Y,31Z,41Y,41Z,51Y,51Z : 버스전극

14,22 : 유전체층 16 : 보호막

18 : 하부기판 20X,32X,56X,68X,70X,72X : 어드레스전극

24,54 : 격벽 26 : 형광체층

42,52,62,64,66 : 절결부

상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 투명전극으로 이루어진 다수의 제 1 및 제 2전극과; 제 1 및 제 2전극상에 다수 형성되는 절결부를 구비하며; 절결부의 간격은 상기 서브픽셀의 1/n(n은 양의 정수)로 설정된다.

적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀 각각에 배치되는 절결부들의 간격은 자신들이 설치된 서브픽셀의 1/n로 설정된다.

본 발명은 서브픽셀의 크기 및 어드레스전극의 폭이 상이하게 설정되는 플라즈마 디스플레이 패널에 있어서,투명전극으로 이루어진 다수의 제 1 및 제 2전극과; 제 1 및 제 2전극상에 다수 형성되는 절결부를 구비하며; 절결부의 간격은 서브픽셀의 1/n(n은 양의 정수)로 설정된다.

적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀 각각에 배치되는 절결부들의 간격은 자신들이 설치된 서브픽셀의 1/n로 설정된다.

상기 절결부들의 폭은 어드레스전극의 1/i(i는 양의 정수)로 설정된다.

적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀에 배치되는 절결부들의 폭은 자신들이 설치되는 서브픽셀에 설치된 어드레스전극 폭의 1/i로 설정된다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하 도 7 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 7은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.

도 7을 참조하면, 본 발명의 제 1실시예에 의한 PDP는 적색, 녹색 및 청색의 형광체별로 서브픽셀(R,G,B)의 크기가 상이하게 설정된다. 이와 같은 본 발명의 PDP는 제 1 및 제 2전극(50Y,50Z)과, 제 1 및 제 2전극(50Y,50Z)의 일측단에 형성되어 외부로부터 구동펄스를 공급받는 제 1 및 제 2버스전극(51Y,51Z)과, 제 1 및 제 2전극(50Y,50Z)과 교차되는 방향으로 형성되는 어드레스 전극(56X)과, 어드레스 전극(56X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접된 방전셀에 누설되는 것을 방지하는 격벽(54)을 구비한다.

이와 같은 본 발명의 PDP에서 제 1전극(50Y) 및 제 2전극(50Z)은 서로 나란하게 설치된다. 제 1전극(50Y)에는 리셋펄스, 스캔펄스 및 제 1서스테인펄스가 공급된다. 제 2전극(50Z)에는 제 2서스테인펄스가 공급된다.

제 1전극(50Y)에 리셋펄스가 공급될 때 방전셀들이 초기화된다. 제 1전극(50Y)에 스캔펄스가 공급될 때 어드레스전극(56X)에는 스캔펄스에 동기되는 데이터펄스가 공급된다. 이때, 스캔펄스 및 데이터펄스가 공급된 방전셀들에서는어드레스 방전이 일어난다.

방전셀들에서 어드레스 방전이 발생된 후 제 1전극(50Y) 및 제 2전극(50Z)에 교번적으로 제 1 및 제 2서스테인펄스가 공급된다. 제 1전극(50Y) 및 제 2전극(50Z)에 제 1 및 제 2서스테인펄스가 공급되면 어드레스 방전이 일어난 방전셀들에서 서스테인 방전이 일어난다. 이와 같은 서스테인 방전은 계조값에 따라 방전시간이 결정되고, 이에 따라 계조값에 따른 화상이 표시된다.

본 발명의 제 1실시예에서 제 1 및 제 2전극(50Y,50Z)에는 다수의 절결부(52)가 형성된다. 이와 같이 제 1 및 제 2전극(50Y,50Z)에 다수의 절결부(52)가 형성되므로써 절결부(52)가 형성된 면적만큼 소비전력이 감소하고, 이에 따라 방전효율이 향상된다.

한편, 본 발명에서 절결부(52)의 간격은 R, G 및 B의 서브픽셀의 1/n(n은 양의 정수)로 설정된다. 다시 말하여, 도 7과 같이 R 서브픽셀에 형성된 절결부(52)들은 R 서브픽셀의 1/n의 크기(T1)로 배치된다. 또한, G 서브픽셀에 형성된 절결부(52)들은 G 서브픽셀의 1/n의 크기(T2)로 배치된다. 아울러, B 서브픽셀에 형성된 절결부(52)들은 B 서브픽셀의 1/n의 크기(T3)로 배치된다.

이와 같이 절결부(52)들이 자신들이 설치되는 서브픽셀의 1/n의 크기로 배치되면 모든 방전셀들에서 어드레스전극(56X)과 제 1 및/또는 제 2전극(50Y,50Z)이 중첩되는 면적이 동일하게 된다.

다시 말하여, 절결부(52)의 간격(T1,T2,T3)들이 자신들이 설치되는 서브픽셀의 1/n로 설정되면 서브픽셀의 비율로 절결부(56)들이 배치되게 된다. 따라서, 어느 특정셀에서 절결부(52)가 어드레스 전극(56X)과 중첩되게 배치되었다면, 다른 모든 셀들에서도 절결부(52)가 어드레스 전극(56X)과 중첩되게 배치된다.

한편, 도시되지 않은 상부기판과 하부기판의 합착과정에서 제 1전극(50Y) 및/또는 제 2전극(50Z)이 움직이더라도 절결부(52)와 어드레스 전극(56X)의 중첩비율은 모든 방전셀에서 동일하게 된다. 다시 말하여, 제 1전극(50Y)이 상부기판과 하부기판의 합착과정에서 소정㎛ 움직이더라도 도 8과 같이 제 1전극(50Y)과 어드레스전극(56X)의 중첩비율은 모든 방전셀들에서 동일하게 설정된다.

이와 같이 본 발명의 제 1실시예에서는 모든 방전셀들에서 어드레스 전극(56X)과 제 1전극(50Y)의 중첩되는 면적이 동일하게 되므로써 어드레스 방전의 균일성을 확보할 수 있다.

도 9는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.

도 9를 참조하면, 본 발명의 제 2실시예에 의한 PDP는 적색, 녹색 및 청색의 형광체별로 서브픽셀(R,G,B)의 크기 및 어드레스전극(68X,70X,72X)의 폭이 상이하게 설정된다. 즉, 서브픽셀의 크기는 B 서브픽셀 > G 서브픽셀 > R 서브픽셀로 설정된다. 마찬가지로, B 서브픽셀에 형성된 어드레스전극(72X)의 폭이 G 서브픽셀에 형성된 어드레스전극(70X)의 폭보다 넓게 설정된다. 또한, G 서브픽셀에 형성된 어드레스전극(70X)의 폭이 R 서브픽셀에 형성된 어드레스전극(68X)의 폭보다 넓게 설정된다.

이와 같은 본 발명의 제 2실시예에 의한 PDP의 제 1 및 제 2전극(60Y,60Z)에는 다수의 절결부(62,64,66)가 형성된다. 이와 같이 제 1 및 제 2전극(60Y,60Z)에 다수의 절결부(62,64,66)가 형성되므로써 절결부(62,64,66)가 형성된 면적만큼 소비전력이 감소하고, 이에 따라 방전효율이 향상된다.

한편, 본 발명에서 절결부(62,64,66)의 폭은 자신들이 설치되는 서브픽셀의 1/i(i는 0 이상의 정수)로 설정된다. 따라서, R 서브픽셀에 배치되는 절결부(62)의 폭(T4) 보다 G 서브픽셀에 배치되는 절결부(64)의 폭(T5)이 크게 설정된다. 또한, G 서브픽셀에 배치되는 절결부(64)의 폭(T5) 보다 B 서브픽셀에 배치되는 절결부(66)의 폭(T6)이 크게 설정된다.

여기서, 절결부들(62,64,66)의 간격은 자신들이 설치되는 서브픽셀의 1/n(n은 0 이상의 정수)로 설정된다. 다시 말하여, R 서브픽셀에 형성된 절결부(62)들은 R 서브픽셀의 1/n의 간격(T1)으로 배치된다. 또한, G 서브픽셀에 형성된 절결부(64)들은 G 서브픽셀의 1/n의 간격(T2)로 배치된다. 아울러, B 서브픽셀에 형성된 절결부(66)들은 B 서브픽셀의 1/n의 크기(T3)로 배치된다.

이와 같이 절결부(62,64,66)들이 자신들이 설치되는 서브픽셀의 1/n의 크기로 배치됨과 아울러 절결부(62,64,66)들의 크기가 자신들이 설치되는 어드레스전극(68X,70X,72X)의 폭에 대응되게 설정되면 모든 방전셀에서 제 1 및/또는 제 2전극(60Y,60Z)이 중첩되는 면적이 동일하게 된다.

한편, 도시되지 않은 상부기판과 하부기판의 합착과정에서 제 1전극(60Y) 및/또는 제 2전극(60Z)이 움직이더라도 절결부(62,64,66)들과 어드레스전극(68X,70X,72X)의 중첩비율은 모든 방전셀들에서 동일하게 된다.

다시 말하여, 제 1전극(60Y)이 상부기판과 하부기판의 합착과정에서 소정㎛ 움직이더라도 도 10과 같이 제 1전극(60Y)과 어드레스전극(68X,70X,72X)의 중첩비율은 모든 방전셀들에서 동일하게 설정된다.

상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 제 1 및 제 2전극에 다수 형성된 절결부들의 간격이 서브픽셀의 1/n로 설정된다. 이와 같이 절결부들의 간격이 서브픽셀의 1/n로 설정되면 모든 방전셀들에서 제 1 및 제 2전극들과 어드레스전극이 중첩되는 면적이 일정하게 된다. 이와 같이 본 발명에서는 제 1 및 제 2전극들과 어드레스전극의 중첩면적을 모든 방전셀들에서 동일하게 유지함으로써 방전의 균일성을 확보할 수 있다.

또한, 절결부들의 폭을 어드레스 전극의 폭에 대응되도록 변하게 함으로써 모든 방전셀들에서 제 1 및 제 2전극들과 어드레스전극의 중첩면적을 동일하게 확보할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

1. 형광체별로 서브픽셀의 크기가 다르게 설정되는 플라즈마 디스플레이 패널에 있어서,

   투명전극으로 이루어진 다수의 제 1 및 제 2전극과;

   상기 제 1 및 제 2전극상에 다수 형성되는 절결부를 구비하며;

   상기 절결부의 간격은 상기 서브픽셀의 1/n(n은 양의 정수)로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
2. 제 1항에 있어서,

   적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀 각각에 배치되는 절결부들의 간격은 자신들이 설치된 서브픽셀의 1/n로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
3. 형광체별로 서브픽셀의 크기 및 어드레스전극의 폭이 다르게 설정되는 플라즈마 디스플레이 패널에 있어서,

   투명전극으로 이루어진 다수의 제 1 및 제 2전극과;

   상기 제 1 및 제 2전극상에 다수 형성되는 절결부를 구비하며;

   상기 절결부의 간격은 상기 서브픽셀의 1/n(n은 양의 정수)로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
4. 제 3항에 있어서,

   적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀 각각에 배치되는 절결부들의 간격은 자신들이 설치된 서브픽셀의 1/n로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
5. 제 3항에 있어서,

   상기 절결부들의 폭은 상기 어드레스전극의 1/i(i는 양의 정수)로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
6. 제 5항에 있어서,

   적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀에 배치되는 절결부들의 폭은 자신들이 설치되는 서브픽셀에 설치된 어드레스전극 폭의 1/i로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.