KR100451422B1 - Power consumption reduction circuit, especially including a switch unit for controlling a power line supplied to a memory cell - Google Patents

Power consumption reduction circuit, especially including a switch unit for controlling a power line supplied to a memory cell Download PDF

Info

Publication number
KR100451422B1
KR100451422B1 KR1019970081091A KR19970081091A KR100451422B1 KR 100451422 B1 KR100451422 B1 KR 100451422B1 KR 1019970081091 A KR1019970081091 A KR 1019970081091A KR 19970081091 A KR19970081091 A KR 19970081091A KR 100451422 B1 KR100451422 B1 KR 100451422B1
Authority
KR
South Korea
Prior art keywords
inverter
power supply
memory cell
chip enable
output
Prior art date
Application number
KR1019970081091A
Other languages
Korean (ko)
Other versions
KR19990060845A (en
Inventor
유연용
정창교
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970081091A priority Critical patent/KR100451422B1/en
Publication of KR19990060845A publication Critical patent/KR19990060845A/en
Application granted granted Critical
Publication of KR100451422B1 publication Critical patent/KR100451422B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

PURPOSE: A power consumption reduction circuit is provided to minimize current consumption in a standby mode, by using a power supply line differently in a normal operation mode and the standby mode according to a chip enable bar signal. CONSTITUTION: The power consumption reduction circuit has a current control circuit(12). The current control circuit controls a power supply voltage to be supplied from a power supply line differently in a normal operation mode and in a standby mode of a SRAM according to a chip enable signal between a power supply port(Vcc) and a memory cell(11). According to the current control circuit, the first inverter(13) receives the chip enable signal. The second inverter(14) inverts the output of the first inverter. And a switching unit(15) switches the power line supplied from the power supply port to the memory cell according to the output of the second inverter.

Description

파워 소모 감소 회로Power consumption reduction circuit

본 발명은 파워 소모 감소 회로에 관한 것으로, 특히 에스램(SRAM) 소자(Device)의 칩 인에이블신호에 따른 정상적인 동작 모드와 스탠바이 모드(Standby mode)시의 전원 공급 라인(Vcc line)을 다르게 사용함으로써, 스탠바이 모드(Standby mode)시 전류 소비량을 최소화 할 수 있는 파워 소모 감소 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power consumption reduction circuit, and in particular, uses a different power supply line (Vcc line) in a normal operation mode and a standby mode according to a chip enable signal of an SRAM device. Thus, the present invention relates to a power consumption reduction circuit capable of minimizing current consumption in a standby mode.

일반적으로, 에스램(SRAM; Statics Random Access Memory)은 랜덤 액세스에 의한 읽기(Read) 및 쓰기(Write) 동작이 가능하고, 외부 클럭(External clock)이나 리플레싱(Refreshing)이 필요 없는 스택 회로(Static circuit)로 구성된다. 한 개의 셀은 도 1에 도시된 바와 같이 풀업 트랜지스터(Q1 및 Q2), 패스 트랜지스터(Q3 및 Q4) 및 풀다운 트랜지스터(Q5 및 Q6)와 2개의 저항(R1 및 R2)으로 구성된다. 이러한 에스램(이하, SRAM 이라 함)은 전원 단자(Vcc)로부터 공급되는 전류가 메모리 셀을 통해 접지 단자(Vss)로 전류 패스(Current pass)가 형성된다. 이때, 전류의 소비량을 줄여주기 위해 저항(R1 및 R2) 성분을 크게 해준다. 그러나, 이는 소자의 칩 인에이블신호에 따른 정상적인 동작 모드 또는 스탠바이 모드시에 동일하게 작용하게되어 소자가 동작할 수 있는 범위 내에서만 저항을 높여줄 수 있게 된다. 따라서, 소자가 스탠바이 모드 상태에서도 전류 패스가 이루어져 불필요한 누설전류가 흐르게 되는 단점이 있다.In general, the SRAM (Statics Random Access Memory) is a stack circuit that can read and write by random access and does not require external clock or refreshing (SRAM). It consists of a static circuit. One cell is composed of pull-up transistors Q1 and Q2, pass transistors Q3 and Q4 and pull-down transistors Q5 and Q6 and two resistors R1 and R2 as shown in FIG. In this SRAM (hereinafter, referred to as SRAM), a current pass is formed from a current supplied from a power supply terminal Vcc to a ground terminal Vss through a memory cell. At this time, the resistance (R1 and R2) components are increased to reduce the current consumption. However, the same operation in the normal operation mode or the standby mode according to the chip enable signal of the device can increase the resistance only within the range in which the device can operate. Accordingly, there is a disadvantage in that an unnecessary leakage current flows due to a current pass even in a standby mode of the device.

따라서, 본 발명은 소자의 칩 인에이블신호에 따른 정상적인 동작 모드와 스탠바이 모드시의 전원 공급 라인을 다르게 사용함으로써, 상기한 단점을 해소할 수 있는 전원 공급 회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a power supply circuit that can solve the above-mentioned disadvantages by using different power supply lines in a normal operation mode and a standby mode according to a chip enable signal of an element.

상술한 목적을 달성하기 위한 본 발명에 따른 파워 소모 감소 회로는 전원 단자로부터 메모리 셀을 통해 접지 단자로 전류 패스가 형성되며, 상기 전원 단자 및 상기 메모리 셀간에 칩 인에이블바 신호를 입력으로 하는 전류 제어 회로가 접속된 것을 특징으로 한다.In the power consumption reduction circuit according to the present invention for achieving the above object, a current path is formed from a power supply terminal to a ground terminal through a memory cell, and a current for inputting a chip enable bar signal between the power supply terminal and the memory cell. A control circuit is connected.

도 1은 에스램(SRAM) 셀의 구조도.1 is a structural diagram of an SRAM cell.

도 2는 본 발명에 따른 파워 소모 감소 회로도.2 is a power consumption reduction circuit diagram according to the present invention.

도 3은 본 발명에 따른 파워 소모 감소 회로의 또 다른 실시 예.Figure 3 is another embodiment of a power consumption reduction circuit according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11: 메모리 셀 12, 22: 전류 제어 회로11: memory cells 12, 22: current control circuit

13, 14, 23, 24, 25: 인버터 15, 26: 스위칭 수단13, 14, 23, 24, 25: inverter 15, 26: switching means

21: 메모리 셀 블럭21: memory cell block

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 파워 소모 감소 회로도로서, 전원 단자(Vcc) 및 메모리셀(11) 간에 칩 인에이블바 신호(CSb)를 입력으로 하는 전류 제어 회로(12)가 접속된다. 상기 전류 제어 회로(12)는 상기 칩 인에이블바 신호(CSb)를 입력으로 하는 제 1 인버터(13)와, 상기 제 1 인버터(13)의 출력을 다시 반전시키기 위한 제 2 인버터(14) 및 상기 제 2 인버터(14)의 출력에 따라 전원 단자(Vcc)로부터 메모리 셀(11)로 공급되는 전원 라인을 스위칭 하기 위한 스위칭 수단(15)으로 구성된다. 상기 스위칭 수단(15)은 전원 단자(Vcc) 및 메모리 셀(11)간에 PMOS 트랜지스터(P1) 및 저항 값이 큰 저항(R11)이 병렬로 접속된다.2 is a circuit diagram of a power consumption reduction according to the present invention, and a current control circuit 12 for inputting a chip enable bar signal CSb is connected between a power supply terminal Vcc and a memory cell 11. The current control circuit 12 includes a first inverter 13 for inputting the chip enable bar signal CSb, a second inverter 14 for inverting the output of the first inverter 13 again; And switching means 15 for switching the power line supplied from the power supply terminal Vcc to the memory cell 11 in accordance with the output of the second inverter 14. The switching means 15 has a PMOS transistor P1 and a resistor R11 having a large resistance value connected in parallel between the power supply terminal Vcc and the memory cell 11.

예를 들어 스탠바이 모드시에는 상기 칩 인에이블바 신호(CSb)가 하이 상태이므로, 상기 전류 제어 회로(12)의 제 1 인버터(13)의 출력은 로우 상태, 제 2 인버터(14)의 출력은 하이 상태로 된다. 그러므로, 상기 스위칭 수단(15)의 PMOS 트랜지스터(P1)가 턴오프(Turn off)된다. 따라서, 상기 전원 단자(Vcc)로부터 공급되는 전류는 상기 스위칭 수단(15)의 저항(R11)을 통해 메모리 셀(11)로 흐르게 된다. 즉, 상기 스위칭 수단(15)의 저항(R11) 및 메모리 셀(11)을 통해 접지 단자(Vss)로 전류 패스가 형성된다.For example, in the standby mode, since the chip enable bar signal CSb is high, the output of the first inverter 13 of the current control circuit 12 is in a low state, and the output of the second inverter 14 is in a low state. It goes high. Therefore, the PMOS transistor P1 of the switching means 15 is turned off. Therefore, the current supplied from the power supply terminal Vcc flows to the memory cell 11 through the resistor R11 of the switching means 15. That is, a current path is formed through the resistor R11 of the switching means 15 and the memory cell 11 to the ground terminal Vss.

반대로, 상기 칩 인에이블바 신호(CSb)가 인에이블 되어 로우 상태로 될 때, 상기 전류 제어 회로(12)의 제 1 인버터(13)의 출력은 하이 상태, 제 2 인버터(14)의 출력은 로우 상태로 된다. 그러므로, 상기 스위칭 수단(15)의 PMOS 트랜지스터(P1)가 턴온(Turn on)된다. 따라서, 상기 전원 단자(Vcc)로부터 공급되는 전류는 상기 스위칭 수단(15)의 PMOS 트랜지스터(P1) 및 저항(R11)을 통해 메모리 셀(11)로 흐르게 된다. 그러나, 상기 저항(R11)에 비해 상기 PMOS 트랜지스터(P1)의 저항 값이 훨씬 작으므로 상기 PMOS 트랜지스터(P1)를 통해 메모리 셀(11)로 전류가 흐르게 된다. 즉, 상기 스위칭 수단(15)의 PMOS 트랜지스터(P1) 및 메모리 셀(11)을 통해 접지 단자(Vss)로 전류 패스가 형성된다.On the contrary, when the chip enable bar signal CSb is enabled and brought to a low state, the output of the first inverter 13 of the current control circuit 12 is high and the output of the second inverter 14 is It goes low. Therefore, the PMOS transistor P1 of the switching means 15 is turned on. Accordingly, the current supplied from the power supply terminal Vcc flows to the memory cell 11 through the PMOS transistor P1 and the resistor R11 of the switching means 15. However, since the resistance value of the PMOS transistor P1 is much smaller than that of the resistor R11, current flows to the memory cell 11 through the PMOS transistor P1. That is, a current path is formed to the ground terminal Vss through the PMOS transistor P1 and the memory cell 11 of the switching means 15.

상술한 바와 같이 칩 인에이블바 신호(CSb)가 인에이블 되어 정상적인 동작 모드시에는 상기 스위칭 수단(15)의 PMOS 트랜지스터(P1)를 통해 메모리 셀(11)로 충분한 전류를 공급하고, 스탠바이 모드시에는 저항 값이 큰 저항(R11)을 통해 메모리 셀(11)로 전류 패스가 이루어져 파워 소모를 줄일 수 있게 된다.As described above, the chip enable bar signal CSb is enabled to supply sufficient current to the memory cell 11 through the PMOS transistor P1 of the switching means 15 in the normal operation mode, and in the standby mode. In the current path through the resistor R11 having a large resistance value to the memory cell 11, power consumption can be reduced.

도 3은 본 발명에 따른 파워 소모 감소 회로의 또 다른 실시 예이다.3 is another embodiment of a power consumption reduction circuit according to the present invention.

전원 단자(Vcc) 및 메모리 셀 블럭(21) 간에 칩 인에이블바 신호(CSb)를 입력으로 하는 전류 제어 회로(22)가 접속된다. 상기 전류 제어 회로(22)는 상기 칩 인에이블바 신호(CSb)를 입력으로 하는 제 1 인버터(23)와, 상기 제 1 인버터(23)의 출력을 다시 반전시키기 위한 제 2 인버터(24), 상기 제 2 인버터(24)의 출력을 다시 반전시키기 위한 제 3 인버터(25) 및 상기 제 2 및 제 3 인버터(24 및 25)의 출력에 따라 전원 단자(Vcc)로부터 메모리 셀 블럭(21)으로 공급되는 전원 라인을 스위칭 하기 위한 스위칭 수단(26)으로 구성된다. 상기 스위칭 수단(26)은 전원 단자(Vcc) 및 메모리 셀 블럭(21)간에 상기 제 2 인버터(24)의 출력을 입력으로 하는 제 1 PMOS 트랜지스터(P1)와, 상기 전원 단자(Vcc) 및 메모리 셀 블럭(21)간에 직렬로 접속되며, 상기 제 3 인버터(25)의 출력을 입력으로 하는 제 2 PMOS 트랜지스터(P2) 및 저항 값이 큰 저항(R12)으로 구성된다.A current control circuit 22 for inputting the chip enable bar signal CSb is connected between the power supply terminal Vcc and the memory cell block 21. The current control circuit 22 includes a first inverter 23 for inputting the chip enable bar signal CSb, a second inverter 24 for inverting the output of the first inverter 23 again, From the power supply terminal Vcc to the memory cell block 21 according to the output of the third inverter 25 and the outputs of the second and third inverters 24 and 25 for inverting the output of the second inverter 24 again. It consists of a switching means 26 for switching the supplied power supply line. The switching means 26 includes a first PMOS transistor P1 for inputting the output of the second inverter 24 between the power supply terminal Vcc and the memory cell block 21, and the power supply terminal Vcc and the memory. A second PMOS transistor P2 connected in series between the cell blocks 21 and having an output of the third inverter 25 as an input, and a resistor R12 having a large resistance value.

예를 들어 스탠바이 모드시에는 상기 칩 인에이블바 신호(CSb)가 하이 상태이므로, 상기 전류 제어 회로(22)의 제 1 인버터(23)의 출력은 로우 상태, 제 2 인버터(24)의 출력은 하이 상태, 제 3 인버터(25)의 출력은 로우 상태로 된다. 그러므로, 상기 스위칭 수단(26)의 제 1 PMOS 트랜지스터(P1)는 턴오프 되고, 제 2 PMOS 트랜지스터(P2)는 턴온 된다. 따라서, 상기 전원 단자(Vcc)로부터 공급되는 전류는 상기 스위칭 수단(26)의 제 2 PMOS 트랜지스터(P2) 및 저항(R12)을 통해 메모리 셀 블럭(21)으로 흐르게 된다. 즉, 상기 스위칭 수단(26)의 제 2 PMOS 트랜지스터(P2), 저항(R12) 및 메모리 셀 블럭(21)을 통해 접지 단자(Vss)로 전류 패스가 형성된다.For example, in the standby mode, since the chip enable bar signal CSb is high, the output of the first inverter 23 of the current control circuit 22 is low and the output of the second inverter 24 is low. In the high state, the output of the third inverter 25 goes low. Therefore, the first PMOS transistor P1 of the switching means 26 is turned off and the second PMOS transistor P2 is turned on. Accordingly, the current supplied from the power supply terminal Vcc flows to the memory cell block 21 through the second PMOS transistor P2 and the resistor R12 of the switching means 26. That is, a current path is formed to the ground terminal Vss through the second PMOS transistor P2, the resistor R12, and the memory cell block 21 of the switching means 26.

반대로, 상기 칩 인에이블바 신호(CSb)가 인에이블 되어 로우 상태로 될 때, 상기 전류 제어 회로(22)의 제 1 인버터(23)의 출력은 하이 상태, 제 2 인버터(24)의 출력은 로우 상태, 제 3 인버터(25)의 출력은 로우 상태로 된다. 그러므로, 상기 스위칭 수단(26)의 제 1 PMOS 트랜지스터(P1)가 턴온 되고, 제 2 PMOS 트랜지스터(P2)는 턴오프 된다. 따라서, 상기 전원 단자(Vcc)로부터 공급되는 전류는 상기 스위칭 수단(26)의 제 1 PMOS 트랜지스터(P1) 및 저항(R12)을 통해 메모리 셀(21)로 흐르게 된다. 그러나, 상기 저항(R12)에 비해 상기 제 1 PMOS 트랜지스터(P1)의 저항 값이 훨씬 작으므로 상기 제 1 PMOS 트랜지스터(P1)를 통해 메모리 셀 블럭(11)으로 전류가 흐르게 된다. 즉, 상기 스위칭 수단(26)의 제 1 PMOS 트랜지스터(P1) 및 메모리 셀 블럭(11)을 통해 접지 단자(Vss)로 전류 패스가 형성된다.On the contrary, when the chip enable bar signal CSb is enabled and brought to a low state, the output of the first inverter 23 of the current control circuit 22 is in a high state, and the output of the second inverter 24 is In the low state, the output of the third inverter 25 is in the low state. Therefore, the first PMOS transistor P1 of the switching means 26 is turned on and the second PMOS transistor P2 is turned off. Therefore, the current supplied from the power supply terminal Vcc flows to the memory cell 21 through the first PMOS transistor P1 and the resistor R12 of the switching means 26. However, since the resistance value of the first PMOS transistor P1 is much smaller than that of the resistor R12, current flows through the first PMOS transistor P1 to the memory cell block 11. That is, a current path is formed to the ground terminal Vss through the first PMOS transistor P1 and the memory cell block 11 of the switching means 26.

상술한 바와 같이 칩 인에이블바 신호(CSb)가 인에이블 되어 정상적인 동작 모드시에는 상기 스위칭 수단(26)의 제 1 PMOS 트랜지스터(P1)를 통해 메모리 셀 블럭(11)으로 충분한 전류를 공급하고, 스탠바이 모드시에는 제 2 PMOS 트랜지스터(P2) 및 저항 값이 큰 저항(R12)을 통해 메모리 셀 블럭(11)으로 전류 패스가 이루어져 파워 소모를 줄일 수 있게 된다.As described above, the chip enable bar signal CSb is enabled to supply sufficient current to the memory cell block 11 through the first PMOS transistor P1 of the switching means 26 in the normal operation mode. In the standby mode, a current passes through the second PMOS transistor P2 and the resistor R12 having a large resistance value to the memory cell block 11, thereby reducing power consumption.

즉, 메모리셀의 부하 저항(Load resistor) 값을 'R' 이라고 할 때, 종래의 스탠바이 모드시 흐르는 전류는 [수학식 1]과 같으며, 본 발명에 의한 스탠바이 모드시 흐르는 전류는 [수학식 2]와 같다.That is, when the load resistor value of the memory cell is 'R', the current flowing in the conventional standby mode is the same as [Equation 1], and the current flowing in the standby mode according to the present invention is [Equation 1]. 2].

Figure 1019970081091_B1_M0001
Figure 1019970081091_B1_M0001

Figure 1019970081091_B1_M0002
Figure 1019970081091_B1_M0002

따라서, 전력 소모 측면에서 상대적으로 전력 소모를 줄일 수 있다.Therefore, in terms of power consumption, power consumption can be relatively reduced.

상술한 바와 같이 본 발명에 의하면 소자의 칩 인에이블바 신호에 따른 정상적인 동작 모드와 스탠바이 모드시의 전원 공급 라인을 다르게 사용함으로써, 스탠바이 모드시 전류 소비량을 최소화 할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, by using different power supply lines in the normal operation mode and the standby mode according to the chip enable bar signal of the device, there is an excellent effect of minimizing the current consumption in the standby mode.

Claims (5)

전원 단자로부터 메모리 셀을 통해 접지 단자로 전류 패스가 이루어지는 SRAM에 있어서,In an SRAM where a current path is made from a power supply terminal to a ground terminal through a memory cell 상기 전원 단자 및 상기 메모리 셀 간에 칩 인에이블 신호에 따라 상기 SRAM의 정상적인 동작 모드와 스탠바이 모드시에 상기 전원 공급 라인으로부터 공급되는 전원 전압이 다르게 공급 되도록 전류 제어 회로가 구성된 것을 특징으로 하는 파워 소모 감소 회로.The current control circuit is configured such that the power supply voltage supplied from the power supply line is differently supplied in the normal operation mode and the standby mode of the SRAM according to a chip enable signal between the power supply terminal and the memory cell. Circuit. 제 1 항에 있어서, 상기 전류 제어 회로는 상기 칩 인에이블 신호를 입력으로 하는 제 1 인버터와,The electronic device of claim 1, wherein the current control circuit comprises: a first inverter configured to receive the chip enable signal; 상기 제 1 인버터의 출력을 반전시키기 위한 제 2 인버터와,A second inverter for inverting the output of the first inverter; 상기 제 2 인버터의 출력에 따라 상기 전원 단자로부터 상기 메모리 셀로 공급되는 파워 라인을 스위칭 하기 위한 스위칭 수단을 포함하여 구성된 것을 특징으로 하는 파워 소모 감소 회로.And switching means for switching a power line supplied from said power supply terminal to said memory cell in accordance with an output of said second inverter. 제 1 항에 있어서, 상기 전류 제어 회로는 상기 칩 인에이블 신호를 입력으로 하는 제 1 인버터와,The electronic device of claim 1, wherein the current control circuit comprises: a first inverter configured to receive the chip enable signal; 상기 제 1 인버터의 출력을 반전시키기 위한 제 2 인버터와,A second inverter for inverting the output of the first inverter; 상기 제 2 인버터의 출력을 반전시키기 위한 제 3 인버터와,A third inverter for inverting the output of the second inverter, 상기 제 2 및 제 3 인버터 각각의 출력에 따라 상기 전원 단자로부터 메모리 셀 블럭으로 공급되는 파워 라인을 스위칭 하기 위한 스위칭 수단을 포함하여 구성된 것을 특징으로 하는 파워 소모 감소 회로.And switching means for switching a power line supplied from said power supply terminal to a memory cell block in accordance with the output of each of said second and third inverters. 제 2 또는 제 3 항에 있어서, 상기 스위칭 수단은 상기 전원 단자 및 상기 메모리셀간에 병렬로 접속되는 PMOS 트랜지스터 및 저항을 포함하여 구성된 것을 특징으로 하는 파워 소모 감소 회로.4. The power consumption reducing circuit according to claim 2 or 3, wherein said switching means comprises a PMOS transistor and a resistor connected in parallel between said power supply terminal and said memory cell. 제 2 또는 제 3 항에 있어서, 상기 스위칭 수단은 상기 전원 단자 및 메모리 셀 블럭간에 접속되며 상기 칩 인에이블바 신호에 따라 구동되는 제 1 PMOS 트랜지스터와,The switching device of claim 2 or 3, wherein the switching means comprises: a first PMOS transistor connected between the power supply terminal and the memory cell block and driven according to the chip enable bar signal; 상기 전원 단자 및 상기 메모리 셀 블럭간에 직렬로 접속되며 상기 칩 인에이블바 신호에 따라 구동되는 제 2 PMOS 트랜지스터 및 저항을 포함하여 구성된 것을 특징으로 하는 파워 소모 감소 회로.And a second PMOS transistor and a resistor connected in series between the power supply terminal and the memory cell block and driven in accordance with the chip enable bar signal.
KR1019970081091A 1997-12-31 1997-12-31 Power consumption reduction circuit, especially including a switch unit for controlling a power line supplied to a memory cell KR100451422B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970081091A KR100451422B1 (en) 1997-12-31 1997-12-31 Power consumption reduction circuit, especially including a switch unit for controlling a power line supplied to a memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970081091A KR100451422B1 (en) 1997-12-31 1997-12-31 Power consumption reduction circuit, especially including a switch unit for controlling a power line supplied to a memory cell

Publications (2)

Publication Number Publication Date
KR19990060845A KR19990060845A (en) 1999-07-26
KR100451422B1 true KR100451422B1 (en) 2004-12-17

Family

ID=37366970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970081091A KR100451422B1 (en) 1997-12-31 1997-12-31 Power consumption reduction circuit, especially including a switch unit for controlling a power line supplied to a memory cell

Country Status (1)

Country Link
KR (1) KR100451422B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018788B2 (en) 2008-03-26 2011-09-13 Samsung Electronics Co., Ltd. Static memory device and static random access memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07296587A (en) * 1994-04-28 1995-11-10 Sony Corp Standby current control circuit
US5581500A (en) * 1994-12-16 1996-12-03 Sun Microsystems, Inc. Memory cell with power supply induced reversed-bias pass transistors for reducing off-leakage current
KR0136074B1 (en) * 1992-09-11 1998-06-01 세키자와 스토무 Mos static ram with improved soft error resistance;high-level supply voltage drop detection circuit and

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136074B1 (en) * 1992-09-11 1998-06-01 세키자와 스토무 Mos static ram with improved soft error resistance;high-level supply voltage drop detection circuit and
JPH07296587A (en) * 1994-04-28 1995-11-10 Sony Corp Standby current control circuit
US5581500A (en) * 1994-12-16 1996-12-03 Sun Microsystems, Inc. Memory cell with power supply induced reversed-bias pass transistors for reducing off-leakage current

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018788B2 (en) 2008-03-26 2011-09-13 Samsung Electronics Co., Ltd. Static memory device and static random access memory device

Also Published As

Publication number Publication date
KR19990060845A (en) 1999-07-26

Similar Documents

Publication Publication Date Title
US6958948B2 (en) Semiconductor device having a data latching or storing function
KR100242782B1 (en) Semiconductor device and control circuit therefor
EP0632594B1 (en) Latch controlled output driver
KR950006850A (en) Selector circuit
KR100313494B1 (en) Sram for low power application
KR20000020922A (en) Internal power supply voltage generating circuit
US4441169A (en) Static random access memory having a read out control circuit connected to a memory cell
US5345121A (en) Differential amplification circuit
KR100451422B1 (en) Power consumption reduction circuit, especially including a switch unit for controlling a power line supplied to a memory cell
US6188246B1 (en) Semiconductor circuit with sequential circuit which can prevent leakage current
KR920008030B1 (en) Static ram
US6288573B1 (en) Semiconductor device capable of operating fast with a low voltage and reducing power consumption during standby
US5953281A (en) Semiconductor memory device having switch to selectively connect output terminal to bit lines
US4950926A (en) Control signal output circuit
KR100229857B1 (en) Latch circuit
KR900003901A (en) Programmable Semiconductor Memory Circuits
EP1039472B1 (en) Sense amplifier circuit
US5079450A (en) Self-latching logic gate for use in programmable logic array circuits
US5124587A (en) Integrated circuit with a configuration circuit
KR100572839B1 (en) Semiconductor device utilizing unnecessary electric charge on complementary signal line pair
KR0125314B1 (en) Address input buffer
JPH03125397A (en) Memory for logic definition
EP0730278B1 (en) Semiconductor memory device
KR960005797Y1 (en) Control circuit of semiconductor device
KR100207496B1 (en) Data sensing circuit having wide supply voltage range

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee