KR100450769B1 - 이중화된 패킷 스위치 시스템의 제어장치 및 방법 - Google Patents

이중화된 패킷 스위치 시스템의 제어장치 및 방법 Download PDF

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Abstract

본 발명은 초고속 패킷 스위치 네트워크 분야에서 이용되는 이중화된 패킷 스위치 시스템 제어장치 및 방법에 관한 것이다. 본 발명의 패킷 스위치 시스템 제어장치에서의 각각의 패킷 스위치 보드는 이중화된 패킷 데이터 경로를 통해 라인카드로부터 전달된 패킷 데이터를 수신하여 목적지 라인카드로 상기 패킷 데이터를 스위칭하여 전달하는 스위칭부; 스위칭부에 존재하는 복수의 스위치 포트를 활성화시키며, 이중화된 패킷 데이터 경로에 대응되는 시스템 버스를 갖고, 패킷 스위치 시스템의 메인 프로세서에 의하여 프로그래머블하게 상기 제1 패킷 스위치 보드 및 제2 패킷 스위치 보드의 이중화를 제어하는 프로세서부; 두개의 패킷 스위치 보드에서 각각 상대방 패킷 스위치 보드의 상태를 감시하고, 프로세서부로부터 제어 신호를 입력받아 활성 및 비활성 신호를 생성하여 동작절체를 수행하는 상태제어부; 및 상대방 패킷 스위치 보드와의 클럭동기를 수행하는 클럭 제어부를 구비한다. 본 발명의 이중화 제어장치를 사용하면 이중화 절체 및 활성 스위치 보드의 내부 오류가 생겼을 때 패킷 손실이 없이 고속으로 이중화 절체를 수행하여 고속 패킷 스위치 시스템의 신뢰도와 안정성을 향상시키는 효과가 있다.

Description

이중화된 패킷 스위치 시스템의 제어장치 및 방법 {Redundancy switch controller of packet switch board and method thereof}
본 발명은 초고속 패킷 스위치 네트워크 분야에서 이용되는 이중화된 패킷 스위치 시스템의 제어장치 및 방법에 관한 것이다.
스위치 보드의 장애가 발생하였을 경우 패킷의 손실이 발생하지 않고 패킷의경로를 계속적으로 확립하기 위해서는 하나의 스위치 보드에서 다른 스위치 보드로의 경로 절체를 수행하여 이상이 발생하지 않은 스위치 보드에서 패킷의 전송을 보장할 수 있다. 이와 같은 구조를 가지는 것을 이중화 시스템(redundant system)이라고 한다. 종래의 스위치 보드는 낮은 패킷 손실과 지연을 갖는 스위치를 구현하기 위하여 넌블록킹 스위치를 사용하거나 고장 감내형 스위치를 사용하였다. 그러나 단순한 버퍼 이중화 제어방법을 사용하거나 패킷 손실을 최소화시키기 위하여 스위치를 이중화하여도 이중화 절체를 위한 제어장치가 복잡하여 실질적인 이중화 제어장치를 구현하는 데 상당한 어려움이 있다.
도 1은 종래의 스위치 보드 이중화 제어장치의 구성도이다.
종래의 스위치 보드 이중화 제어장치는 유효패킷 축적버퍼(110), 무효패킷 삽입회로(120), 스위치(130-1, 130-2), 무효패킷 검출회로(140-1, 140-2), 선택기(150) 및 무효패킷 제거회로(160)로 구성된다.
도 1을 참조하여 종래의 스위치 보드의 이중화 절체 방법을 설명한다. 우선 패킷을 스위칭하여 서비스를 수행하는 보드를 활성 스위치 보드라고 하고, 여분의 다른 하나의 스위치 보드를 비활성 스위치 보드라고 정의한다. 활성 스위치 보드가 내부 오류없이 정상적으로 동작하거나 비활성 스위치 보드로의 절체요구가 없는 경우에는, 인터페이스를 통해 입력된 패킷이 유효패킷 축적버퍼(110)나 무효패킷 삽입회로(120)를 거치지 않고 통과시키다가, 비활성 스위치보드로의 절체요구가 발생하면 유효패킷을 유효패킷 축적버퍼(110)에 축적시키고 동시에 무효패킷 삽입회로(120)에 의해 무효패킷을 삽입해서 이중화된 스위치(130-1, 130-2)에 입력시킨다.
그리고 나서, 이중화된 활성 스위치(130-1, 130-2)로부터 무효패킷이 삽입되기 전까지 입력된 유효패킷이 모두 출력되고, 삽입된 무효패킷이 무효패킷 검출회로(140-1, 140-2)에 의해 검출되면 무효패킷 구간에서 선택기(150)가 활성 스위치보드에서 비활성 스위치 보드로의 이중화 절체를 수행한다. 선택기(150)로부터 출력된 패킷은 다시 무효패킷 제거회로(160)에 의해 무효패킷이 제거되고 인터페이스를 통해 출력된다.
상기 기술은 이중화 스위치의 입출력 포트별로 유효패킷 축적버퍼(110), 무효패킷 삽입회로(120) 및 무효패킷 검출회로(140-1, 140-2)를 가져야 하므로 입출력 포트수에 비례하는 부가회로가 필요하며, 임의의 입출력 포트에 해당되는 인터페이스나 유효패킷 또는 무효패킷 처리회로에서 장애가 발생하면 그 포트를 이용하는 서비스가 중단된다는 문제점이 있다.
도 2는 종래의 스위치 보드 이중화 제어장치의 다른 구성도이다.
도 2에 도시한 종래의 다른 스위치 보드 이중화 제어장치는 수신 인터페이스(210-1 내지 210-4), 스위치(220-1, 220-2), 송신 인터페이스(230-1, 230-2) 및 제어기(240-1, 240-2)로 구성된다.
도 2를 참조하여 종래의 스위치 보드의 이중화 절체의 다른 방법을 설명한다. 이중화된 링크를 통해 입력된 셀 정보를 각각 수신 인터페이스(210-1 내지 210-4)에서 수신한다. 입력포트별로 이중화되어 있는 수신 인터페이스(210-1 내지 210-4)에서는 경로상의 결함이 하드웨어로 검출되면, 결함이 없는 경로의 수신 인터페이스를 활성모드로 하고 결함이 있는 경로의 수신 인터페이스는 비활성 모드로 하여 수신 인터페이스에 대한 이중화 절체를 수행한다.
만일 두 개의 경로가 모두 정상인 경우에는 스위치(220-1, 220-2)를 선택하여 출력한다. 이때, 어느 경로로부터 수신된 데이터가 활성 스위치로부터 입력된 것인지에 대한 정보는 64바이트로 이루어진 내부 패킷 포맷 중 기본 패킷 53바이트를 제외한 스위칭 경로 제어(3바이트)와 동기제어(8바이트) 등을 위해 추가된 11바이트에 포함되어 있다. 두개의 출력은 연결논리합(wired-or)되어 스위치에게 패킷 정보를 전달한다. 이때 수신 인터페이스(210-1 내지 210-4)에서의 이중화 절체는 내부 패킷 동기 신호를 기준으로 수행함으로써 패킷 정보의 무결성을 유지한다.
스위치(240-1, 240-2)에서 하드웨어 결함이 발견되면 별도의 경보신호를 송신 인터페이스(230-1, 230-2)로 보내어 출력을 마스킹 시킨다. 송신 인터페이스(230-1, 230-2)로부터 출력된 패킷 정보는 다음 단의 스위치 네트워크에 이중화된 경로를 통해 전달된다. 이중화된 스위치 네트워크로부터 전달된 패킷을 수신한 다음 단의 수신 인터페이스는 결함이 없는 스위치 네트워크에 접속된 수신 인터페이스를 활성모드로 운용한다.
한편 제어기(240-1, 240-2)는 각 스위치 네트워크의 수신 인터페이스, 단위 스위치 및 송신 인터페이스(230-1, 230-2)에서의 결함 검출을 감시하며, 결함에 의한 이중화 절체 후 운용 중지 상태에서 운용상태인 비활성 모드로 전환되기 위해 스위치의 상태정보를 활성 스위치의 상태정보와 일치시킬 수 있도록 각 부분의 상태 제어 및 장애를 관리한다.
도 2를 참조하여 설명한 스위치 보드의 이중화 절체방법은 도 1을 참조하여 설명한 절체 방법의 문제점을 해결하여 이중화 절체시 패킷 손실 없이 신뢰성 및 안정성 있는 서비스를 제공하도록 보장하지만, 어드레스 버퍼 제어방식이 복잡하며 저속의 이중화 절체를 수행한다는 단점이 있다.
상술한 바와 같이 패킷 스위치 시스템에서의 종래의 스위치보드 이중화 제어장치를 사용하여 이중화 절체를 수행하는 경우, 입출력 포트수에 비례하는 부가회로가 필요하거나, 임의의 입출력 포트에 해당되는 인터페이스, 유효 패킷 또는 무효패킷 처리 회로에서 장애가 발생하면 그 포트를 이용하는 서비스가 중단되어, 시스템의 신뢰성 및 안정성을 제공하기가 어렵다. 특히 지속적으로 회선 속도가 빨라지고, 최근에는 기가비트 스위치가 주력으로 부상하고 있으며 10기가비트 포트가 업링크용으로 지원되는 스위치 구조가 대두되고 있는 추세에 수백 기가급 패킷 스위칭이 요구되는 고속 스위치 시스템의 빠른 이중화 절체 및 신뢰도와 안정성을 보장할 수 없다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 스위치 보드 이중화 제어장치를 간단한 순서논리조합로직을 사용하여 구현하고 하드웨어적으로 이중화 절체를 수행함으로써, 패킷 손실이 없는 고속의 이중화 절체가 가능하도록 함과 동시에 고속 스위치 시스템의 신뢰도와 안정성을 향상시키도록 하는데 있다.
도 1은 종래의 스위치 보드 이중화 제어장치의 구성도이다.
도 2는 종래의 스위치 보드 이중화 제어장치의 다른 구성도이다.
도 3은 본 발명에 따른 고속 패킷 스위치 시스템의 스위치 보드 이중화 제어장치의 구성도이다.
도 4는 상태 제어부의 상세 블록도이다.
도 5는 제1조합부(410)의 상세 블록도이다.
도 6은 상태제어부의 입력신호에 대응되는 출력신호를 도시한 진리표이다.
도 7은 본 발명에 따른 패킷 스위치 시스템의 스위치 보드 이중화 제어장치의 동작과정 흐름을 도시한 도면이다.
상기의 과제를 이루기 위하여 본 발명에 의한 이중화된 패킷 스위치 시스템제어장치는, 제1 패킷 스위치 보드와 제2 패킷 스위치 보드를 구비한 패킷 스위치 시스템에서 각각의 패킷 스위치 보드의 이중화를 제어하는 장치에 있어서, 각각의 패킷 스위치 보드는 상기 패킷 스위치 시스템에서 이중화된 패킷 데이터 경로를 통해 라인카드로부터 전달된 패킷 데이터를 수신하여 목적지 라인카드로 상기 패킷 데이터를 스위칭하여 전달하는 스위칭부; 상기 스위칭부에 존재하는 복수의 스위치 포트를 활성화시키며, 상기 이중화된 패킷 데이터 경로에 대응되는 시스템 버스를 갖고, 상기 패킷 스위치 시스템의 메인 프로세서에 의하여 프로그래머블하게 상기 제1 패킷 스위치 보드 및 제2 패킷 스위치 보드의 이중화를 제어하는 프로세서부; 상기 두개의 패킷 스위치 보드에서 각각 상대방 패킷 스위치 보드의 상태를 감시하고, 상기 프로세서부로부터 제어 신호를 입력받아 활성 및 비활성 신호를 생성하여 동작절체를 수행하는 상태제어부; 및 상기 상대방 패킷 스위치 보드와의 클럭동기를 수행하는 클럭 제어부를 구비한다.
상기의 과제를 이루기 위하여 본 발명에 의한 이중화된 패킷 스위치 시스템 제어방법은, 제1 패킷 스위치 보드와 상대방 패킷 스위치 보드로 구성된 이중화된 패킷 스위치 시스템을 제어하는 방법에 있어서, 상기 제1 패킷 스위치 보드의 파워온 리셋을 수행하는 단계; 상기 제1 패킷 스위치 보드의 오류를 검출하는 단계; 만일 오류가 검출되었으면 상기 제1 패킷 스위치 보드의 동작 실패로 판정하여 상기 제1 패킷 스위치 보드의 오류를 수정하고, 오류가 없으면 상기 제1 패킷 이중화 스위치 보드의 상태를 비활성 모드로 설정하는 단계; 다른 하나의 패킷 스위치 보드인 상기 상대방 패킷 스위치 보드에게 상태응답을 요청하고, 응답을 확인하는 단계; 상기 상대방 패킷 스위치 보드로부터 응답이 없으면 상기 제1 패킷 스위치 보드를 활성 모드로 설정하고, 응답이 있으면 응답에 대한 절차를 수행하는 단계; 상기 응답이 없어 상기 제1 패킷 스위치 보드를 활성 모드로 설정한 후에, 상기 상대방 패킷 스위치 보드의 스위치 절체 요구가 있는지 판단하여 절체 요구가 있으면 상술한 비활성 모드 설정단계로 가서 활성화된 상기 제1 패킷 스위치 보드를 비활성 모드로 설정하고, 상기 상대방 패킷 스위치 보드의 스위치 절체 요구가 없으면 상기 활성화된 제1 패킷 스위치 보드의 내부 오류를 감시하는 단계; 및 내부 오류가 존재하는지 판단하여 오류가 검출되면 상기 활성화된 제1 패킷 스위치 보드를 해제한 후 다시 처음의 파워온 리셋 수행단계로 되돌아가고, 내부 오류가 존재하지 않는 경우에는 활성모드 설정단계로 되돌아가서 상술한 과정을 계속하여 수행하는 단계를 구비한다.
상기한 과제를 이루기 위하여 본 발명에서는, 상기 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 3은 본 발명에 따른 고속 패킷 스위치 시스템의 스위치 보드 이중화 제어장치의 구성도이다.
본 발명의 스위치 보드 이중화 제어장치(300)는 스위칭부(310-1, 310-2), 프로세서부(320-1, 320-2), 상태 제어부(330-1, 330-2) 및 클럭 제어부(340-1, 340-2)를 구비하여 구성된다.
스위칭부(310-1, 310-2)는 기가비트 이더넷 또는 10기가비트 이더넷 라인카드 사이의 패킷 교환을 수행한다. 프로세서부(320-1, 320-2)는 스위칭부(310-1, 310-2)의 각 스위치 포트를 활성화시키며, 고속 패킷 스위치 시스템의 메인 프로세서에 의한 프로그래머블한 스위치 보드 이중화를 지원한다. 상태 제어부(330-1, 330-2)는 상대보드로부터 제어신호인 Peer-Serv 신호와 프로세서부로부터 컨트롤 신호를 입력받아 활성화 및 비활성 신호를 생성한다. 클럭 제어부(340-1, 340-2)는 상대보드와의 클럭동기를 일치시키는 기능을 수행한다.
도 4는 상태 제어부의 상세 블록도이다.
상태 제어부는 제1조합부(410), Q0(420), Q1(430), 주파수 분배기(440), 지연기능부(450) 및 제2조합부(460)로 구성되어 있다. 상태 제어부는 상대보드로부터 제어신호인 Peer-Serv 신호를 입력받고, 프로세서부로부터는 컨트롤 신호를 입력받아 동작한다.
제1조합부(410)는 Q0(420)과 Q1(430)으로부터 출력과 상대보드로부터의 Peer-Serv 신호를 입력받고 이들 신호를 조합하여 Q0(420)와 Q1(430)으로 출력한다. 입력신호에 대한 조합결과는 도 5와 도 6을 참조하여 후술한다. Q0(420)와 Q1(430)는 D-플립플롭(D-flip flop)으로 여기에서의 출력은 다시 제1조합부(410)로 입력되어 논리 조합회로의 입력단으로 사용된다.
그리고 Q0(420)의 출력은 제1조합부(410)의 입력뿐만 아니라, 지연기능부(450)의 입력으로도 사용되며, 지연기능부(450)는 주파수 분배기(440)의 출력을 입력 클럭으로 사용하며, 다수의 D-플립플롭(D-flip flop)으로 구성되어 있다. 지연 기능부(450)는 불안정한 이중화 상태 신호들을 미리 설정한 설정 주기동안 안정성 있는 지연신호를 생성하도록 하는 기능을 수행하며, 출력된 지연신호는 제2조합부(460)로 입력되고, 제2조합부(460)는 이 지연신호를 이용하여 활성 또는 비활성 상태에 대응되는 신호를 출력한다.
제2조합부(460)는 두 개의 D-플립플롭(D-flip flop)과 논리 게이트로 구성되어 있고, 프로세서부로부터 상태신호(Board_Rdy, Cntl_Data, N_Proc_W, N_Proc_R)를 두 개의 D-플립플롭(D-flip flop)의 입력으로 받아 지연기능부(450)의 출력값과의 논리연산을 수행하여 출력한다. 주파수 분배기(440)는 클럭을 발생하여 상기 주파수 분배기에 전달한다.
도 5는 제1조합부(410)의 상세 블록도이다.
도 5에서 도시한 바와 같이 제1조합부(410)는 2 개의 인버터(510, 520), 2 개의 2 입력 AND 게이트(530, 540), 2 개의 3 입력 AND 게이트(550, 560), 1 개의 XNOR 게이트(570), 1 개의 3 입력 OR 게이트(580) 및 1 개의 2 입력 OR 게이트(590)로 구성되어 있다. 제1조합부(410)로는 바로 전 시간에서의 Q0(420)의 출력인 Q0(t-1)과 Q1(430)의 출력인 Q1(t-1) 및 상대보드로부터의 Peer-Serv 신호가 입력되어 상술한 게이트에서의 논리연산을 통해 Q0(t) 및 Q1(t)를 출력한다. 입력신호에 대응되는 출력신호의 진리표는 도 6에서 도시한 바와 같다.
도 6은 상태제어부의 입력신호에 대응되는 출력신호를 도시한 진리표이다.
즉, 도 6의 진리표는 Q0(t-1), Q1(t-1)의 값과 Peer-Serv 값을 가지고 제1조합부(410)의 논리연산의 조합을 거쳐 나온 출력값 Q0(t), Q1(t)의 상태를 도시한것이다.
도 7은 본 발명에 따른 패킷 스위치 시스템의 스위치 보드 이중화 제어장치의 동작과정 흐름을 도시한 도면이다.
전원이 켜지고 나면 이중화된 패킷 스위치 보드는 파워온 리셋을 수행하고(S701), 하나의 패킷 스위치 보드의 오류를 검출한다(S702). 만일 오류가 검출되었으면 패킷 스위치 보드의 동작 실패 단계(S710)로 넘어가 패킷 스위치 보드의 오류를 수정하고, 오류가 없으면 패킷 스위치 보드를 비활성 모드로 설정한다(S703). 그리고 나서 다른 하나의 패킷 스위치 보드인 상대방 패킷 스위치 보드에게 상태응답을 요청한 후(S704), 응답을 확인한다(S705).
상대방 패킷 스위치 보드로부터 응답이 없으면 원래의 패킷 스위치 보드를 활성 모드로 설정하고(S706), 상대방 패킷 스위치 보드의 스위치 절체 요구가 있는지 판단하여(S707), 절체 요구가 있으면 상술한 비활성 모드 설정단계(S703)로 가서 활성화된 패킷 스위치 보드를 비활성 모드로 설정한다. 상대방 패킷 스위치 보드의 스위치 절체 요구가 없으면 활성화된 패킷 스위치 보드의 내부 오류를 감시하여 내부 오류가 존재하는지 판단하고(S708), 오류가 검출되면 활성화된 패킷 스위치 보드의 활성 스위치를 해제한 후(S709) 다시 처음의 S701 단계로 되돌아간다. 내부 오류가 존재하지 않는 경우에는 활성모드 설정단계(S706)로 되돌아간다.
응답요청을 확인하는 단계(S705)에서 응답 요청이 있으면 비활성 패킷 스위치 보드가 안정상태 인가를 감시하고(S711), 비활성 패킷 스위치 보드가 안정한 상태가 아니면 스위치 동작 실패단계(S710)로 넘어가서 패킷 스위치 보드의 오류를수정한다. 그리고, 비활성화된 패킷 스위치 보드가 안정한 상태이면 상대방 활성화된 패킷 스위치 보드의 상태를 감시하고(S712), 상대방 패킷 스위치 보드의 오류가 존재하는가를 판단하여(S713) 상대방 패킷 스위치 보드에 오류 검출이 있으면 비활성화된 패킷 스위치 보드를 활성 스위치 모드로 설정하는 단계(S706)를 수행하고, 오류를 검출하지 못하였으면 상대방 패킷 스위치 보드의 상태를 감시하는 단계(S712)를 다시 수행한다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
상술한 바와 같이 본 발명은, 패킷 스위치 시스템에서 라인카드 사이의 패킷 스위칭 기능을 하는 스위치 보드의 이중화 제어장치를 간단한 순서논리조합로직을 사용하여 하드웨어적으로 이중화 절체를 수행함으로써, 활성 스위치 보드의 동작중에 보드의 탈장이나 실장이 수행될 필요가 있거나 내부 오류가 발생하였을 경우에도 패킷의 손실없이 고속으로 이중화 절체를 수행하여 고속 패킷 스위치 시스템의 신뢰도와 안정성을 향상시키는 효과가 있다.

Claims (11)

  1. 제1 패킷 스위치 보드와 제2 패킷 스위치 보드를 구비한 패킷 스위치 시스템에서 각각의 패킷 스위치 보드의 이중화를 제어하는 장치에 있어서, 각각의 패킷 스위치 보드는
    상기 패킷 스위치 시스템에서 이중화된 패킷 데이터 경로를 통해 라인카드로부터 전달된 패킷 데이터를 수신하여 목적지 라인카드로 상기 패킷 데이터를 스위칭하여 전달하는 스위칭부;
    상기 스위칭부에 존재하는 복수의 스위치 포트를 활성화시키며, 상기 이중화된 패킷 데이터 경로에 대응되는 시스템 버스를 갖고, 상기 패킷 스위치 시스템의 메인 프로세서에 의하여 프로그래머블하게 상기 제1 패킷 스위치 보드 및 제2 패킷 스위치 보드의 이중화를 제어하는 프로세서부;
    상기 두개의 패킷 스위치 보드에서 각각 상대방 패킷 스위치 보드의 상태를 감시하고, 상기 프로세서부로부터 제어 신호를 입력받아 활성 및 비활성 신호를 생성하여 동작절체를 수행하는 상태제어부; 및
    상기 상대방 패킷 스위치 보드와의 클럭동기를 수행하는 클럭 제어부를 포함하는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  2. 제1항에 있어서, 상기 상태 제어부는
    조합신호를 입력받아 잠시 저장하여 출력하는 복수의 D-플립플롭;
    상기 복수의 D-플립플롭으로부터의 출력과 상기 상대방 패킷 스위치 보드로부터의 제어신호를 입력받고 이들 신호를 조합하여 조합신호를 출력하여 다시 상기 복수의 D-플립플롭으로 전달하는 제1조합부;
    클럭을 발생시키는 주파수 분배기;
    상기 D-플립플롭의 출력과 상기 주파수 분배기로부터의 클럭신호를 입력받아 미리 설정한 소정의 설정 주기동안 안정성 있는 지연신호를 생성하는 지연 기능부; 및
    상기 지연신호를 입력받아, 활성 또는 비활성 상태에 대응되는 신호를 출력하는 제2조합부를 포함하는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  3. 제2항에 있어서, 상기 제1조합부는
    복수의 조합회로를 구비하여 바로 전 시간에서의 상기 복수의 D-플립플롭중 제1 D-플립플롭의 출력인 Q0(t-1)과 제2 D-플립플롭의 출력인 Q1(t-1) 및 상대보드로부터의 제어신호를 입력받아 논리연산을 수행하여 다음 시간에서의 출력신호인 Q0(t) 및 Q1(t)을 출력하는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  4. 제3항에 있어서, 상기 Q0(t) 출력신호는
    상기 제어신호가 1 이고 상기 Q0(t-1) 및 상기 Q1(t-1) 이 모두 0 이거나, 상기 제어신호 및 상기 Q0(t-1) 신호가 모두 1 인 경우에 상기 Q0(t) 출력신호가 1인 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  5. 제3항에 있어서, 상기 Q1(t) 출력신호는
    상기 제어신호가 0 이고 상기 Q0(t-1) 및 상기 Q1(t-1) 이 모두 1 인 경우에 상기 Q1(t) 출력신호가 1인 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  6. 제2항에 있어서, 상기 제1조합부는
    2 개의 인버터;
    2 개의 2 입력 AND 게이트;
    2 개의 3 입력 AND 게이트;
    1 개의 XNOR 게이트;
    1 개의 3 입력 OR 게이트; 및
    1 개의 2 입력 OR 게이트로 구성되어 바로 전 시간에서의 상기 복수의 D-플립플롭중 제1 D-플립플롭의 출력인 Q0(t-1)과 제2 D-플립플롭의 출력인 Q1(t-1) 및 상대보드로부터의 제어신호를 입력받아 논리연산을 수행하여 다음 시간에서의 출력신호인 Q0(t) 및 Q1(t)을 출력하는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  7. 제2항에 있어서, 상기 지연기능부는
    복수의 D-플립플롭으로 구성되어 있는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  8. 제2항에 있어서, 상기 제2조합부는
    두 개의 D-플립플롭과 논리 게이트로 구성되어 있고, 상기 프로세서부로부터 복수의 상태신호를 상기 두 개의 D-플립플롭의 입력으로 받아 상기 지연기능부의 출력값과의 논리연산을 수행하여 활성 또는 비활성 신호를 출력하는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어장치.
  9. 제1 패킷 스위치 보드와 상대방 패킷 스위치 보드로 구성된 이중화된 패킷 스위치 시스템을 제어하는 방법에 있어서,
    상기 제1 패킷 스위치 보드의 파워온 리셋을 수행하는 단계;
    상기 제1 패킷 스위치 보드의 오류를 검출하는 단계;
    만일 오류가 검출되었으면 상기 제1 패킷 스위치 보드의 동작 실패로 판정하여 상기 제1 패킷 스위치 보드의 오류를 수정하고, 오류가 없으면 상기 제1 패킷 이중화 스위치 보드의 상태를 비활성 모드로 설정하는 단계;
    다른 하나의 패킷 스위치 보드인 상기 상대방 패킷 스위치 보드에게 상태응답을 요청하고, 응답을 확인하는 단계;
    상기 상대방 패킷 스위치 보드로부터 응답이 없으면 상기 제1 패킷 스위치 보드를 활성 모드로 설정하고, 응답이 있으면 응답에 대한 절차를 수행하는 단계;
    상기 응답이 없어 상기 제1 패킷 스위치 보드를 활성 모드로 설정한 후에, 상기 상대방 패킷 스위치 보드의 스위치 절체 요구가 있는지 판단하여 절체 요구가 있으면 상술한 비활성 모드 설정단계로 가서 활성화된 상기 제1 패킷 스위치 보드를 비활성 모드로 설정하고, 상기 상대방 패킷 스위치 보드의 스위치 절체 요구가 없으면 상기 활성화된 제1 패킷 스위치 보드의 내부 오류를 감시하는 단계; 및
    내부 오류가 존재하는지 판단하여 오류가 검출되면 상기 활성화된 제1 패킷 스위치 보드를 해제한 후 다시 처음의 파워온 리셋 수행단계로 되돌아가고, 내부 오류가 존재하지 않는 경우에는 활성모드 설정단계로 되돌아가서 상술한 과정을 계속하여 수행하는 단계를 포함하는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어방법.
  10. 제9항에 있어서, 상기 응답에 대한 절차를 수행하는 단계는
    상기 비활성화된 제1 패킷 스위치 보드가 안정상태에 있는가를 감시하여, 안정한 상태가 아니면 상기 제1 패킷 스위치 보드의 동작 실패로 판정하여 오류를 수정하고, 안정한 상태이면 상기 상대방 패킷 스위치 보드의 상태를 감시하는 단계; 및
    상기 상대방 패킷 스위치보드의 오류가 존재하는가를 판단하여 오류가 있으면 상기 비활성화된 제1 패킷 스위치 보드를 활성 모드로 설정하는 단계를 수행하고, 오류가 없으면 상기 상대방 패킷 스위치 보드의 상태를 감시하는 단계를 다시 수행하는 것을 특징으로 하는 이중화된 패킷 스위치 시스템 제어방법.
  11. 제9항에 기재된 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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