KR100449178B1 - Initializing circuit of semiconductor device to simplify constitution of circuit and reduce layout area - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 초기화 회로에 관한 것으로, 특히 반도체 메모리 소자의 초기화 및 저전압 검출이 가능하도록 한 반도체 소자의 초기화 회로에 관한 것이다.BACKGROUND OF THE
일반적으로 플래쉬 EEPROM과 같은 반도체 메모리 소자의 초기 동작은 독출 모드(Read Mode)로부터 시작된다. 이는 소자에 전원전압이 처음 인가되면 동작 모드가 독출 모드로 유지되도록 설계되어 있기 때문인데, 이때 소자의 상태를 감지하는 스테이트 머신(State Machine)은 래치(Latch), 레지스터(Register)등과 같은 각 부분들의 초기값을 감지한다. 그리고 감지된 초기값이 설정된 초기값과 다른 경우 소자의 초기화가 이루어지도록 한다. 이와 같은 초기화를 위해 소자내에는 초기화 회로가 구비된다.In general, the initial operation of a semiconductor memory device such as a flash EEPROM starts from a read mode. This is because the operating mode is designed to maintain the read mode when the power supply voltage is applied to the device for the first time. At this time, the state machine for detecting the state of the device is divided into parts such as latches and registers. Detect their initial value. When the detected initial value is different from the set initial value, the device is initialized. An initialization circuit is provided in the device for such initialization.
또한, 반도체 메모리 소자는 프로그램 및 소거 동작에 필요한 고전압 및 음전압을 전원전압을 이용하여 자체적으로 생성하도록 구성된다. 그러므로 전원전압의 변동은 메모리 소자의 신뢰성과 깊은 관계가 있기 때문에 메모리 소자에는 저전압 검출 회로가 구비된다. 저전압 검출 회로는 전원전압의 레벨을 계속적으로 감지하는 역할을 한다. 그리고 전원전압이 일정 레벨 이하로 낮아지면 신호를 발생하여 소자를 초기화시키므로써 소자의 비정상적인 동작이 실시되지 않도록 한다.In addition, the semiconductor memory device is configured to generate the high voltage and the negative voltage necessary for the program and erase operations by using the power supply voltage. Therefore, since the fluctuation of the power supply voltage is deeply related to the reliability of the memory device, the low voltage detection circuit is provided in the memory device. The low voltage detection circuit serves to continuously detect the level of the power supply voltage. When the power supply voltage is lowered below a certain level, a signal is generated to initialize the device to prevent abnormal operation of the device.
그런데 종래의 반도체 메모리 소자에는 초기화 회로 및 저전압 검출 회로가 각각 구비되어 있기 때문에 회로의 구성이 복잡하게 이루어진다. 그리고 이에 따른 큰 레이아웃(Layout) 면적을 차지하여 소자의 집적도 증가가 어렵다.By the way, since the conventional semiconductor memory element is provided with the initialization circuit and the low voltage detection circuit, respectively, the circuit structure becomes complicated. As a result, it occupies a large layout area, which makes it difficult to increase the device integration.
따라서 본 발명은 전압 분배부의 출력 전압 및 상태 신호에 따라 동작되는 전압 검출부에 의해 초기화 신호가 출력되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 초기화 회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide an initialization circuit of a semiconductor device which can solve the above-mentioned disadvantages by allowing an initialization signal to be output by a voltage detector operated according to an output voltage and a state signal of the voltage divider.
상기한 목적을 달성하기 위한 본 발명은 초기 전원 공급시 전원전압의 점차적인 상승을 유도하는 지연부와, 상기 지연부로부터 출력되는 전압 및 상태 신호에 따라 동작되며, 분배된 전원전압을 출력하는 전압 분배부와, 상기 전압 분배부의 출력 전압 및 상기 상태 신호에 따라 초기화 신호를 출력하는 전압 검출부로 이루어진 것을 특징으로 한다. 그리고 상기 지연부는 전원전압 및 제 1 노드간에 접속되며, 게이트가 접지에 접속된 트랜지스터와, 상기 제 1 노드 및 접지간에 접속되며, 캐패시터로 동작되도록 구성된 트랜지스터와, 전원전압 및 상기 제 1 노드간에 접속되며, 게이트가 상기 제 1 노드에 접속된 트랜지스터로 이루어지며, 상기 전압 분배부는 한 단자가 전원전압에 접속된 제 1 저항과, 상기 제 1 저항의 다른 한 단자 및 제 2 노드간에 접속되며, 게이트가 상기 제 1 노드에 접속된 트랜지스터와,상기 제 2 노드에 한 단자가 접속된 제 2 저항과, 상기 제 2 저항의 다른 한 단자 및 접지간에 접속되며, 게이트가 상태 신호 입력단자에 접속된 트랜지스터로 이루어지고, 상기 전압 검출부는 전원전압 및 제 3 노드간에 접속되며, 게이트가 제 4 노드에 접속된 트랜지스터와, 상기 제 3 노드 및 접지간에 접속되며, 게이트가 상기 제 2 노드에 접속된 트랜지스터와, 상기 제 3 노드 및 출력단자간에 직렬 접속된 제 1 및 제 2 인버터와, 상기 제 3 노드 및 접지간에 접속되며, 게이트가 상기 제 4 노드에 접속된 트랜지스터와, 상기 상태 신호 입력단자 및 상기 제 4 노드간에 접속된 제 3 인버터로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a delay unit for inducing a gradual increase of the power supply voltage at the time of initial power supply, and is operated according to the voltage and the state signal output from the delay unit, the voltage for outputting a distributed power supply And a divider and a voltage detector for outputting an initialization signal according to the output voltage and the state signal of the voltage divider. And the delay unit is connected between a power supply voltage and a first node, a transistor having a gate connected to ground, a transistor connected between the first node and ground, and configured to operate as a capacitor, a power supply voltage and a connection between the first node. And a gate having a transistor connected to the first node, wherein the voltage divider is connected between a first resistor having one terminal connected to a power supply voltage, another terminal of the first resistor and a second node, and a gate Is connected between a transistor connected to the first node, a second resistor connected to one terminal of the second node, another terminal of the second resistor, and a ground, and a gate connected to a state signal input terminal. Wherein the voltage detector is connected between a power supply voltage and a third node, the transistor is connected to a fourth node by a gate thereof, and the third node is in contact with the third node. A transistor connected to the ground, the gate connected to the second node, the first and second inverters connected in series between the third node and the output terminal, the third node and the ground, and a gate connected to the second node. And a third inverter connected between the transistor connected to the four nodes, the state signal input terminal, and the fourth node.
도 1은 본 발명에 따른 반도체 소자의 초기화 회로를 설명하기 위한 회로도.1 is a circuit diagram for explaining an initialization circuit of a semiconductor device according to the present invention.
도 2 및 도 3은 본 발명에 따른 초기화 회로의 동작을 설명하기 위한 그래프도.2 and 3 are graphs for explaining the operation of the initialization circuit according to the present invention.
<도면의 주요 부분에 대한 부호의 설명)<Explanation of symbols for main parts of the drawing
1: 지연부 2: 전압 분배부1: delay unit 2: voltage divider unit
3: 전압 검출부3: voltage detector
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1은 본 발명에 따른 반도체 소자의 초기화 회로를 설명하기 위한 회로도로서,1 is a circuit diagram illustrating an initialization circuit of a semiconductor device according to the present invention.
본 발명에 따른 반도체 소자의 초기화 회로는 도 1에 도시된 바와 같이 초기 전원 공급시 전원전압의 점차적인 상승을 유도하는 지연부(1)와, 상기 지연부(1)로부터 출력되는 전압 및 상태 신호에 따라 동작되며 분배된 전원전압을 출력하는 전압 분배부(2) 그리고 상기 전압 분배부(2)의 출력 전압 및 상기 상태 신호에 따라 초기화 신호를 출력하는 전압 검출부(3)로 이루어진다.As shown in FIG. 1, an initialization circuit of a semiconductor device according to the present invention includes a
상기 지연부(1)는 전원전압(Vcc) 및 제 1 노드(K1)간에 게이트가 접지에 접속된 PMOS 트랜지스터(P1) 및 게이트가 상기 제 1 노드(K1)에 접속된 NMOS 트랜지스터(N1)가 병렬 접속되고, 상기 제 1 노드(K1) 및 접지간에는 캐패시터로 동작되도록 구성된 NMOS 트랜지스터(N2)가 접속되도록 구성된다.The
상기 전압 분배부(2)는 전원전압(Vcc) 및 제 2 노드(K2)간에 저항(R1) 및 게이트가 상기 제 1 노드(K1)에 접속된 NMOS 트랜지스터(N3)가 직렬 접속되고, 상기 제 2 노드(K2) 및 접지간에는 저항(R2) 및 게이트가 상태 신호(REFEN) 입력단자에 접속된 NMOS 트랜지스터(N4)가 직렬 접속되도록 구성된다. 이때 상기 전압 분배부(2)의 전압 분배를 위하여 상기 저항(R1 및 R2)대신 MOS 다이오드로 이루어진 전압 강하 회로를 사용할 수 있다.The voltage divider 2 includes an NMOS transistor N3 having a resistor R1 and a gate connected to the first node K1 in series between a power supply voltage Vcc and a second node K2. The NMOS transistor N4 having the resistor R2 and the gate connected to the state signal REFEN input terminal is configured to be connected in series between the two nodes K2 and the ground. In this case, a voltage drop circuit including a MOS diode instead of the resistors R1 and R2 may be used to divide the voltage of the voltage divider 2.
상기 전압 검출부(3)는 전원전압(Vcc) 및 제 3 노드(K3)간에 게이트가 제 4 노드(K4)에 접속된 PMOS 트랜지스터(P2)가 접속되고, 상기 제 3 노드(K3) 및 접지간에는 게이트가 상기 제 2 노드(K2)에 접속된 NMOS 트랜지스터(N5)가 접속되며, 상기 제 3 노드(K3) 및 출력단자(OUT)간에는 제 1 및 제 2 인버터(I1 및 I2)가 직렬 접속되도록 구성된다. 그리고 상기 상태 신호(REFEN) 입력단자 및 상기 제 4 노드(K4)간에는 제 3 인버터(I3)가 접속되며, 상기 제 3 노드(K3) 및 접지간에는 게이트가 상기 제 4 노드(K4)에 접속된 NMOS 트랜지스터(N6)가 접속되도록 구성된다. 그러면 상기와 같이 구성된 초기화 회로의 동작을 설명하면 다음과 같다.The
반도체 메모리 소자에 전원전압(Vcc)이 인가되면 스테이트 머신은 소자의 상태를 감지하여 상태 신호(REFEN)를 출력한다. 이때 소자가 초기화 상태 즉, 독출 모드를 유지하는 경우에는 저전위 상태의 신호를 출력하고, 독출 모드를 유지하지 않는 경우에는 고전위 상태의 신호를 출력한다.When the power supply voltage Vcc is applied to the semiconductor memory device, the state machine detects the device state and outputs a state signal REFEN. In this case, when the device maintains the initialization state, that is, the read mode, the device outputs a low potential signal, and when the device does not maintain the read mode, the device outputs a high potential signal.
첫째, 반도체 메모리 소자가 독출 모드를 유지하지 않는 경우,First, when the semiconductor memory device does not maintain the read mode,
고전위 상태로 입력되는 상기 상태 신호(REFEN)에 의해 상기 트랜지스터(N4) 및 트랜지스터(P2)는 각각 턴-온(Turn-On)되고, 상기 제 1 노드(K1)의 전위는 점차적으로 상승된다. 이때 전원전압(Vcc)의 상승(Ramping) 시간이 짧은 경우, 상기 제 1 노드(K1)의 전위는 캐패시터로 동작되도록 구성된 상기 트랜지스터(N2)에 의해 점차적으로 상승되는데, 먼저, 상기 제 1 노드(K1)의 전위가 상기 트랜지스터(N3)의 문턱전압에 도달하기 전까지는 상기 트랜지스터(N3)의 턴-오프(Turn-Off)에 의해 상기 제 2 노드(K2)는 저전위 상태를 유지한다. 그리고 상기 제 3 노드(K3)는 고전위 상태가 되어 상기 출력단자(OUT)를 통해 고전위 상태의 초기화 신호가 출력된다. 다음으로, 상기 제 1 노드(K1)의 전위가 상기 트랜지스터(N3)의 문턱전압보다 높아지면 상기 트랜지스터(N3)의 턴-온에 의해 상기 제 2 노드(K2)에는 상기 저항(R1 및 R2)에 의해 분배된 전압이 인가된다. 그리고 상기 저항(R1 및 R2)에 의해 분배된 전압에 의해 상기 트랜지스터(N5)가 턴-온되어 상기 제 3 노드(K3)는 저전위 상태로 변화된다. 따라서 상기 출력단자(OUT)를 통해 저전위 상태의 초기화 신호가 출력된다. 즉, 전원전압(Vcc)이 빠르게 상승되더라도 상기 지연부(1)의 동작에 의해 상기 출력단자(OUT)를 통해 일정 시간동안 고전위 상태의 초기화 신호가 출력되며, 이때의 지연시간은 상기 트랜지스터(P1) 및 트랜지스터(N2)의 크기에 의해 결정된다.The transistor N4 and the transistor P2 are each turned on by the state signal REFEN input to the high potential state, and the potential of the first node K1 is gradually raised. . At this time, when the ramping time of the power supply voltage Vcc is short, the potential of the first node K1 is gradually raised by the transistor N2 configured to operate as a capacitor. Until the potential of K1 reaches the threshold voltage of the transistor N3, the second node K2 is maintained at a low potential state by the turn-off of the transistor N3. The third node K3 is in a high potential state and an initialization signal of a high potential state is output through the output terminal OUT. Next, when the potential of the first node K1 becomes higher than the threshold voltage of the transistor N3, the resistors R1 and R2 are applied to the second node K2 by the turn-on of the transistor N3. The voltage divided by is applied. In addition, the transistor N5 is turned on by the voltage distributed by the resistors R1 and R2 so that the third node K3 is changed to a low potential state. Therefore, the low-potential initialization signal is output through the output terminal OUT. That is, even when the power supply voltage Vcc rises rapidly, the initialization signal of the high potential state is outputted through the output terminal OUT for a predetermined time by the operation of the
둘째, 반도체 메모리 소자가 독출 모드를 유지하는 경우,Second, when the semiconductor memory device maintains the read mode,
저전위 상태로 입력되는 상기 상태 신호(REFEN)에 의해 상기 트랜지스터(N4) 및 트랜지스터(P2)는 턴-오프되고, 상기 지연부(1)로부터 출력되는 전압에 의해 상기 트랜지스터(N3)는 턴-온되어 상기 제 2 노드(K2)는 고전위 상태로 유지된다. 그리고 상기 제 2 노드(K2)의 전위에 의해 상기 트랜지스터(N5)가 턴-온되어 상기 제 3 노드(K3)는 저전위 상태가 되고, 이에 의해 상기 출력단자(OUT)를 통해 저전위 상태의 초기화 신호가 출력된다.The transistor N4 and the transistor P2 are turned off by the state signal REFEN input in the low potential state, and the transistor N3 is turned off by the voltage output from the
또한, 본 발명에 따른 초기화 회로는 소자의 동작 과정에서 발생되는 전원전압(Vcc)의 변동을 감지하는 저전압 검출 기능도 갖는다. 예를들어 상기 전원전압(Vcc)의 전위가 일정 레벨 이하로 낮아지면 즉, 상기 제 2 노드(K2)의 전위가 상기 트랜지스터(N5)의 문턱전압 이하로 낮아지면 상기 트랜지스터(N5)는 턴-오프된다. 이때 상기 상태 신호(REFEN)가 고전위 상태로 입력되기 때문에 상기 제 3 노드(K3)는 고전위 상태가 되어 상기 출력단자(OUT)를 통해 고전위의 초기화 신호가 출력된다.In addition, the initialization circuit according to the present invention also has a low voltage detection function for detecting a change in the power supply voltage (Vcc) generated during the operation of the device. For example, when the potential of the power supply voltage Vcc is lowered below a predetermined level, that is, when the potential of the second node K2 is lowered below the threshold voltage of the transistor N5, the transistor N5 is turned off. Is off. At this time, since the state signal REFEN is input in the high potential state, the third node K3 is in the high potential state and the initialization signal of the high potential is output through the output terminal OUT.
참고적으로, 도 2 및 도 3은 시간의 변화에 따른 전압의 변화를 도시한 그래프도로서, 도 2는 전원전압(Vcc)의 상승(Lamping up) 시간이 짧은 경우, 상기 제 1 노드(K1)의 전압에 의해 상기 제 2 노드(K2)의 전압이 상승하는 과정을 도시하는데, 이때 상기 제 2 노드(K2)의 전위 상승은 소정의 시간지연을 가지고 나타나며, 상기 출력단자(OUT)를 통해 출력되는 초기화 신호의 전위는 4.5 V까지 지속된다. 또한, 도 3은 전원전압(Vcc)이 강하(Lamping down)되는 경우, 상기 제 2 노드(K2)의 전위를 도시하는데, 이때 상기 제 2 노드(K2)의 전위 변화는 시간지연 없이 발생됨을 알 수 있다.For reference, FIGS. 2 and 3 are graphs illustrating a change in voltage according to a change in time, and FIG. 2 is a diagram illustrating the first node K1 when a ramping-up time of the power supply voltage Vcc is short. Shows the process of increasing the voltage of the second node (K2) by the voltage of), wherein the potential rise of the second node (K2) appears with a predetermined time delay, and through the output terminal (OUT) The potential of the output initialization signal persists to 4.5V. In addition, FIG. 3 shows the potential of the second node K2 when the power supply voltage Vcc is ramped down, wherein the potential change of the second node K2 occurs without time delay. Can be.
상술한 바와 같이 본 발명에 따른 초기화 회로는 전원전압이 빠르게 상승되더라도 지연부의 동작에 의해 일정 시간동안 고전위 상태의 초기화 신호를 출력할 수 있으며, 전원전압의 변동에 대하여 빠른 저전압 검출 기능을 갖는다. 또한, 본 발명에 따라 반도체 소자의 초기화 회로를 구현하는 경우, 회로의 구성이 간략해지고, 레이아웃 면적이 감소되어 소자의 집적도가 향상될 수 있는 효과가 있다.As described above, the initialization circuit according to the present invention can output the initialization signal of the high potential state for a predetermined time by the operation of the delay unit even if the power supply voltage rises quickly, and has a fast low voltage detection function against the change of the power supply voltage. In addition, when implementing the initialization circuit of the semiconductor device according to the present invention, the configuration of the circuit is simplified, the layout area is reduced, there is an effect that the degree of integration of the device can be improved.
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- 1997-12-30 KR KR1019970079321A patent/KR100449178B1/en not_active IP Right Cessation
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