KR100825033B1 - Apparatus for generating power-up signal - Google Patents

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Abstract

본 발명은 외부전원전압이 안정화된 이후에 파워업신호를 생성하여 소자동작의 신뢰도를 높인 파워업신호 발생장치에 관한 것으로, 이를 위한 본 발명은, 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지신호를 출력하는 레벨감지부; 상기 레벨감지신호를 입력받아 파워업신호를 생성하기 위한 펄스를 발생하는 펄스발생부; 상기 펄스발생부의 출력을 입력받아 일정시간 지연하여 출력하는 지연부; 및 상기 레벨감지신호와 상기 지연부의 출력신호를 입력받아 파워업신호를 생성하는 파워업신호 발생부를 포함하여 이루어진다.

Figure R1020010079326

메모리소자, 파워업신호, 엣지검출기

The present invention relates to a power-up signal generator that generates a power-up signal after the external power supply voltage is stabilized, thereby increasing the reliability of device operation. The present invention provides a constant power supply signal. A level detecting unit for detecting a level exceeding the level and outputting a level detecting signal; A pulse generator for receiving the level detection signal and generating a pulse for generating a power-up signal; A delay unit receiving the output of the pulse generator and delaying the output for a predetermined time; And a power up signal generator configured to receive the level detection signal and the output signal of the delay unit and generate a power up signal.

Figure R1020010079326

Memory Devices, Power-Up Signals, Edge Detectors

Description

파워업신호 발생장치{Apparatus for generating power-up signal} Apparatus for generating power-up signal             

도1은 종래기술에 따른 파워업신호 발생장치의 회로도,1 is a circuit diagram of a power-up signal generator according to the prior art;

도2는 종래기술에 따른 파워업신호 발생장치의 동작을 설명하기 위한 그래프,2 is a graph for explaining the operation of the power-up signal generator according to the prior art;

도3은 본 발명의 일실시예에 따른 파워업신호 발생장치를 도시한 회로도,3 is a circuit diagram showing a power-up signal generator according to an embodiment of the present invention;

도4a 내지 도4e는 본 발명의 일실시예에 따른 파워업신호 발생장치의 동작을 설명하기 위한 그래프,4A to 4E are graphs for explaining the operation of the power-up signal generator according to an embodiment of the present invention;

도5는 본 발명의 다른 실시예에 따른 파워업신호 발생장치를 도시한 회로도,5 is a circuit diagram showing a power-up signal generator according to another embodiment of the present invention;

도6a 내지 도6g은 본 발명의 다른 실시예에 따른 파워업신호 발생장치의 동작을 설명하기 위한 그래프.6a to 6g are graphs for explaining the operation of the power-up signal generator according to another embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

300 : 레벨감지부 310a : 폴링엣지검출기300: level detection unit 310a: falling edge detector

310c : 라이징엣지검출기 330 : 파워업신호 발생부
310c: rising edge detector 330: power-up signal generator

본 발명은 반도체 소자에 관한 것으로, 특히 메모리소자에서 외부전원전압을 인가할 때에 초기값을 설정하는데 필요한 파워업신호를 발생하는 파워업신호 발생장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a power-up signal generator that generates a power-up signal for setting an initial value when an external power supply voltage is applied from a memory device.

반도체 소자에서 전원전압이 인가된 뒤에 백바이어스 (back bias) 전압 발생회로의 전하펌프 동작에 의해 기판 전압이 접지전압으로부터 네가티브 (negative) 전압으로 소정의 값이 될 때까지는 소정의 시간이 필요하다. 기판의 용량이 클 뿐아니라 이 기간은 전원전압도 0V 에서 5V로 증가하고 있는 구간이므로 백바이어스 전압 회로내의 링 오실레이터의 발진 주파수도 낮아서 백바이어스 전압 발생회로의 전류공급 능력도 작기 때문이다.After the power supply voltage is applied from the semiconductor device, a predetermined time is required until the substrate voltage becomes a predetermined value from the ground voltage to the negative voltage by the charge pump operation of the back bias voltage generation circuit. This is because not only the capacity of the board is large, but also the supply voltage is increasing from 0V to 5V, so the oscillation frequency of the ring oscillator in the back bias voltage circuit is low, so that the current supply capability of the back bias voltage generator circuit is small.

또한, 이 기간동안에 셀 영역 전체를 덮고 있는 셀 플레이트(Cell plate)에 인가되어 있는 셀 플레이트 전압이 0V 에서 Vcc/2 로 상승하게 되므로 플레이트 기판과의 결합 캐패시턴스에 의해 기판전압도 포지티브(positive) 방향으로 함께 상승하여 백바이어스 전압회로에 부담을 주며 큰 과도전류가 흐를 수 있다.In addition, since the cell plate voltage applied to the cell plate covering the entire cell region is increased from 0V to Vcc / 2 during this period, the substrate voltage is also positive in the positive direction due to the coupling capacitance with the plate substrate. As it rises together, it burdens the back bias voltage circuit and a large transient current can flow.

따라서, 메모리소자에 전원전압을 인가한 뒤, 일정한 시간이 지나서 백바이어스 전압이 안정화된 뒤에야 소자의 동작을 신뢰할 수 있다. 이를 위하여 백바이어스 전압이 원하는 레벨을 확보하였음을 감지하는 파워업신호를 생성하여 /RAS, /CAS 와 같은 여러 중요한 신호들의 초기값을 필요에 따라 '하이' 또는 '로우' 레벨로 설정하게 된다.Therefore, the operation of the device can be reliable only after the power supply voltage is applied to the memory device and the back bias voltage is stabilized after a certain time. To this end, a power-up signal is generated to detect that the back bias voltage has the desired level, and the initial values of various important signals such as / RAS and / CAS are set to 'high' or 'low' levels as necessary.

도1은 종래에 사용되고 있는 파워업신호 발생장치를 도시한 도면이고 도2는 도1에 도시된 파워업신호 발생장치의 동작을 도시한 도면으로 이를 참조하여 종래기술을 설명하면 다음과 같다.FIG. 1 is a diagram illustrating a power up signal generator used in the related art, and FIG. 2 is a diagram illustrating an operation of the power up signal generator shown in FIG. 1.

종래의 파워업신호 발생장치는 도1에 도시된 바와 같이 외부전원전압(Vext)과 접지단 사이에 직렬연결된 복수개의 저항(R1 ∼ R4)과 외부전원전압과 접지단 사이에 직렬연결된 피모스트랜지스터(PM11)및 엔모스트랜지스터(NP11)와, 상기 피모스트랜지스터(PM11)와 엔모스트랜지스터(NP11)의 접속점인 제2노드(node2)에 파워업신호를 외부로 출력하는 다수개의 인버터(INV1, INV2)로 구성된 버퍼링부를 포함하고 있다.In the conventional power-up signal generator, a plurality of resistors R1 to R4 connected in series between an external power supply voltage Vext and a ground terminal and a PMOS transistor connected in series between an external power supply voltage and a ground terminal are shown in FIG. PM11 and the plurality of inverters INV1 for outputting a power-up signal to the second node node2, which is a connection point between the MOS transistor NP11 and the PMOS transistor PM11 and the NMOS transistor NP11. And a buffering section composed of INV2).

상기 피모스트랜지스터(PM11)의 게이트는 접지단에 연결되어 있고, 상기 엔모스트랜지스터(NM11)의 게이트는 저항렬의 제1노드(node1)에 연결되어 있다. The gate of the PMOS transistor PM11 is connected to the ground terminal, and the gate of the NMOS transistor NM11 is connected to the first node node1 of the resistor row.

상기 다수개의 직렬연결된 저항(R1 ∼ R4)은 제1노드(node1)에서 일정한 바이어스 전압이 생성되도록 하는 역할을 하는데, 외부전원전압(Vext)이 증가하게 되면 일정레벨의 바이어스 전압이 제1노드에 인가되고 따라서 상기 엔모스트랜지스터(NM11)는 턴온되어 '하이'레벨로 되어있던 파워업신호를 '로우'레벨로 끌어내리게 된다.The plurality of series-connected resistors R1 to R4 serve to generate a constant bias voltage at the first node node1. When the external power supply voltage Vext is increased, a bias level of a predetermined level is applied to the first node. When applied, the NMOS transistor NM11 is turned on to pull the power-up signal, which was at the "high" level, to the "low" level.

이와 같이 종래의 파워업신호 발생장치는, 도2에 도시된 바와 같이, 외부전원전압이 상승하고 있는 도중에 파워업신호가 발생하게 되어있다. 즉, 외부전원전압이 1.0V ∼ 1.5V 정도로 상승하게 되면 파워업신호가 '로우' 레벨로 떨어져서 메모리 소자의 동작 초기화를 시키게 되었는데, 회로의 형성이 원하는 대로 제작되지 않았거나 또는 이 구간 동안 파워가 불안정하게 움직이거나 또는 급격하게 파워가 변화하게 되면 원래 의도한 대로의 신호레벨이 발생하지 않게 되어 초기값을 제대로 설정해주지 못하는 단점이 있었다.
As described above, in the conventional power-up signal generator, the power-up signal is generated while the external power supply voltage is rising. That is, when the external power supply voltage rises to about 1.0V to 1.5V, the power-up signal drops to the 'low' level to initialize the operation of the memory device. The circuit is not formed as desired or power is lost during this period. If the power is unstable or suddenly changes the power, the signal level does not occur as originally intended, and there is a disadvantage that the initial value cannot be set properly.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 동작초기에 있어서 안정적인 초기화를 위한 파워업신호를 발생하시키는 파워업신호 발생장치를 제공함을 그 목적으로 한다.
An object of the present invention is to provide a power-up signal generator for generating a power-up signal for stable initialization in the initial operation of a semiconductor device.

상기한 목적을 달성하기 위한 본 발명은, 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지신호를 출력하는 레벨감지부; 상기 레벨감지신호를 입력받아 파워업신호를 생성하기 위한 펄스를 발생하는 펄스발생부; 상기 펄스발생부의 출력을 입력받아 일정시간 지연하여 출력하는 지연부; 및 상기 레벨감지신호와 상기 지연부의 출력신호를 입력받아 파워업신호를 생성하는 파워업신호 발생부를 포함하여 이루어진다.
The present invention for achieving the above object, a level detecting unit for receiving the external power supply voltage is detected when the external power supply voltage is above a predetermined level and outputs a level detection signal; A pulse generator for receiving the level detection signal and generating a pulse for generating a power-up signal; A delay unit receiving the output of the pulse generator and delaying the output for a predetermined time; And a power up signal generator configured to receive the level detection signal and the output signal of the delay unit and generate a power up signal.

본 발명에서는 초기값을 잡아주는 파워업신호를 외부전원전압이 상승하는 중간에 만들지 않고 전원전압이 안정된 이후에 생성함으로써, 이를 이용하여 메모리소자의 초기값을 잡도록 한 것이다. 즉, 종래에 사용되던 레벨감지 방식의 파워업신호 발생장치에 일정회로를 추가하여 구성함으로써 안정된 파워업신호를 발생하게 한 것이다.In the present invention, the power-up signal for holding the initial value is generated after the power supply voltage is stabilized without making it in the middle of the increase of the external power supply voltage, thereby using the initial value of the memory device. In other words, a constant circuit is added to the level sensing type power up signal generator used in the related art to generate a stable power up signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

도3은 본 발명의 일실시예에 따른 파워업신호 발생장치의 구성을 도시한 도면으로 이를 참조하여 본 발명의 일실시예에 따른 구성을 설명하면 다음과 같다.3 is a diagram illustrating a configuration of an apparatus for generating a power up signal according to an embodiment of the present invention. Referring to the configuration of the power up signal generator, the configuration according to an embodiment of the present invention will be described below.

본 발명의 일실시예에 따른 파워업신호 발생장치는 종래에 사용되던 레벨감지 방식의 파워업신호 발생장치로 구성된 레벨감지부(300)와, 상기 레벨감지부(300)의 출력을 입력받아 파워업신호를 생성하기 위한 펄스를 생성하는 펄스발생부(310)와, 상기 펄스발생부(310)의 출력신호를 일정시간 지연시켜 출력하는 지연부(320)와, 상기 지연부(320)의 출력을 입력받아 파워업신호를 생성하는 파워업신호 발생부(330)로 구성되어 있다.Power-up signal generator according to an embodiment of the present invention is a power-up signal generator of the level detection method used in the prior art level sensing unit 300 and the output of the level sensing unit 300 is input power A pulse generator 310 for generating a pulse for generating an up signal, a delay unit 320 for delaying and outputting the output signal of the pulse generator 310 for a predetermined time, and an output of the delay unit 320. It is composed of a power-up signal generator 330 for receiving the input to generate a power-up signal.

레벨감지부(300)의 구성은 종래와 같으므로 이에 대한 설명은 생략한다. Since the configuration of the level detection unit 300 is the same as the conventional description thereof will be omitted.

펄스발생부(310)는 상기 레벨감지부(300)의 출력인 레벨감지신호를 입력받는 제1 폴링엣지검출기(310a)와, 상기 제1 폴링엣지검출기(310a)의 출력을 각각 입력받는 제2 폴링엣지검출기(310b)와, 라이징엣지검출기(310c)로 구성되어 있다.The pulse generator 310 may receive a first falling edge detector 310a and a second falling edge detector 310a, respectively, for receiving a level sensing signal that is an output of the level detecting unit 300. It consists of a falling edge detector 310b and a rising edge detector 310c.

제1 폴링엣지검출기(310a)는 레벨감지신호와 다수개의 인버터를 통해 지연된 상기 레벨감지신호를 입력받아 제1 펄스신호를 출력하는 노아게이트(NOR31)로 구성되어 있다. The first falling edge detector 310a includes a noar gate NOR31 that receives the level detection signal and the level detection signal delayed through a plurality of inverters and outputs a first pulse signal.                     

제2 폴링엣지검출기(310b)의 구성은 제1 폴링엣지검출기(310a)의 구성과 동일하며 제2 폴링엣지검출기(310b)는 상기 제1 펄스신호를 입력받아 제3 펄스신호를 출력한다.The configuration of the second falling edge detector 310b is the same as that of the first falling edge detector 310a, and the second falling edge detector 310b receives the first pulse signal and outputs a third pulse signal.

라이징엣지검출기(310c)는 제1 펄스신호와 다수개의 인버터를 통해 지연된 상기 제1 펄스신호를 입력받아 낸딩하는 낸드게이트(ND31)와 상기 낸드게이트(ND31)의 출력을 반전하여 제2 펄스신호를 출력하는 인버터(INV31)로 구성되어 있다.The rising edge detector 310c inverts the output of the NAND gate ND31 and the NAND gate ND31 that receive the first pulse signal and the first pulse signal delayed through a plurality of inverters, and converts the second pulse signal. It consists of the inverter INV31 which outputs.

지연부(320)는 다수개의 인버터로 구성되어 있으며 상기 제2 펄스신호를 입력받아 이 신호를 외부전원전압이 안정화될때까지 지연시킨 신호인 제4 펄스신호를 출력하는 제1 지연기(320a)와, 다수개의 인버터로 구성되어 있으며 상기 제3 펄스신호를 입력받아 이 신호를 외부전원전압이 안정화될때까지 지연시킨 신호인 제5 펄스신호를 출력하는 제2 지연기(320b)로 구성되어 있다.The delay unit 320 includes a plurality of inverters, and receives the second pulse signal and outputs a fourth pulse signal, which is a signal delayed until the external power voltage is stabilized, and outputs a fourth pulse signal 320a. And a second delayer 320b which receives the third pulse signal and outputs a fifth pulse signal which is a signal which is delayed until the external power supply voltage is stabilized.

파워업신호 발생부(330)는 접지전원과 상기 제1 지연기(320a)의 출력을 입력으로 하며 두개의 노아게이트(NOR33, NOR34)로 구성된 래치(330a)와 상기 래치(330a)의 출력노드와 접지단 사이에 연결되고 게이트로 상기 제2 지연기(320b)의 출력을 입력받는 엔모스트랜지스터(NM31)와, 상기 래치(330a)의 출력노드와 접지단 사이에 연결되고 게이트로 상기 레벨감지신호를 입력받는 엔모스트랜지스터 (NM32)로 구성되어 있다.The power-up signal generator 330 receives a ground power supply and an output of the first retarder 320a as inputs, and includes a latch 330a consisting of two NOR gates NOR33 and NOR34 and an output node of the latch 330a. Is connected between the ground terminal and the ground terminal and receives the output of the second retarder 320b to the gate, and is connected between the output node of the latch 330a and the ground terminal and senses the level through the gate. It consists of an NMOS transistor (NM32) that receives a signal.

도4는 이와 같이 구성된 본 발명의 일실시예에 따른 파워업신호 발생장치의 동작을 도시한 도면으로 이를 참조하여 파워업신호 발생장치의 동작을 설명한다. 4 is a diagram illustrating an operation of a power-up signal generator according to an embodiment of the present invention configured as described above.                     

도4a는 레벨감지부(300)의 출력신호을 도시한 도면으로 이는 종래의 파워업신호 발생장치의 출력과 동일하다. 즉, 외부전원전압이 상승하고 있는 도중에 레벨감지신호가 '로우' 레벨로 떨어지게 됨을 알 수 있다.4A illustrates an output signal of the level sensing unit 300, which is the same as the output of the conventional power-up signal generator. That is, it can be seen that the level detection signal falls to the 'low' level while the external power supply voltage is rising.

도4b는 펄스발생부(310)를 구성하고 있는 제1 폴링엣지검출기(310a)의 출력을 도시한 도면으로 도4a에 도시된 레벨감지신호의 폴링엣지에 동기되어 일정구간을 갖는 제1 펄스신호가 출력됨을 알 수 있다.FIG. 4B is a view showing the output of the first falling edge detector 310a constituting the pulse generator 310. The first pulse signal having a predetermined period in synchronization with the falling edge of the level sensing signal shown in FIG. 4A. You can see that is output.

도4c는 펄스발생부(310)를 구성하고 있는 제2 폴링엣지검출기(310b)와 라이징엣지검출기(310c)의 출력을 도시한 도면으로, 제2 폴링엣지검출기(310b)의 출력은 도4b에 도시된 제1 펄스신호의 폴링엣지에 동기된 제3 펄스신호이고, 라이징엣지검출기(310c)의 출력은 제1 펄스신호의 라이징엣지에 동기된 제2 펄스신호임을 알 수 있다.4C is a diagram illustrating outputs of the second falling edge detector 310b and the rising edge detector 310c constituting the pulse generator 310. The output of the second falling edge detector 310b is shown in FIG. 4B. It can be seen that the third pulse signal is synchronized with the falling edge of the illustrated first pulse signal, and the output of the rising edge detector 310c is the second pulse signal synchronized with the rising edge of the first pulse signal.

도4d는 지연부(320)의 출력을 도시한 도면으로 도4c에 도시된 2개의 펄스신호가 제1 지연기와 제2 지연기(320a, 320b)를 각각 거쳐서 외부전원전압이 안정화된 후까지 지연되어 출력되는 모습을 보인 도면이다. 즉, 제1 지연기(320a)는 제2 펄스신호를 입력받아 제4 펄스신호를 출력하며 제2 지연기(320b)는 제3 펄스신호를 입력받아 제5 펄스신호를 출력한다.4D illustrates the output of the delay unit 320. The two pulse signals shown in FIG. 4C are delayed after the external power supply voltage is stabilized through the first delayers and the second delayers 320a and 320b, respectively. This figure shows the output. That is, the first delayer 320a receives the second pulse signal and outputs the fourth pulse signal, and the second delayer 320b receives the third pulse signal and outputs the fifth pulse signal.

도4e는 파워업신호 발생부(330)의 출력을 도시한 도면으로 파워업신호 발생부 (330)의 동작을 설명하면, 먼저 레벨감지신호가 일정레벨이상이 되어 엔모스트랜지스터(NM32)의 게이트로 입력되면 파워업신호는 '로우' 레벨로 떨어지게 된다. 이때 제4 내지 제5 펄스신호는 '로우'레벨이다. 4E is a diagram illustrating the output of the power-up signal generator 330. Referring to the operation of the power-up signal generator 330, first, the level detection signal becomes a predetermined level or more, so that the gate of the NMOS transistor NM32. When is input, the power-up signal drops to the 'low' level. In this case, the fourth to fifth pulse signals are at the 'low' level.                     

상기 레벨감지신호는 시간이 지나면 도4a에 도시된 바와 같이 '로우'레벨이 되므로 엔모스트랜지스터(NM32)는 턴오프된다. 이후에 제4 펄스신호가 래치(330a)의 한쪽 입력단으로 입력되면 파워업신호 발생부(330)의 출력인 파워업신호는 '하이' 레벨로 바뀌고 이러한 '하이'레벨 상태는 제5 펄스신호가 엔모스트랜지스터(NM31)의 게이트에 입력될 때까지 유지된다.Since the level detection signal becomes 'low' level as shown in FIG. 4A as time passes, the NMOS transistor NM32 is turned off. Subsequently, when the fourth pulse signal is input to one input terminal of the latch 330a, the power-up signal output from the power-up signal generator 330 changes to a 'high' level, and the 'high' level state indicates that the fifth pulse signal It is maintained until it is input to the gate of the NMOS transistor NM31.

즉, 제4 펄스신호가 래치(330a)에 입력될 때, 레벨감지신호와 제5 펄스신호는 '로우'레벨이므로 두개의 엔모스트랜지스터(NM31, NM32)는 턴오프되고 따라서, 파워업신호는 제5 펄스신호가 엔모스트랜지스터(NM31)의 게이트에 입력될 때까지 '하이'레벨을 유지하게 된다.That is, when the fourth pulse signal is input to the latch 330a, the level sensing signal and the fifth pulse signal are 'low' levels, so the two NMOS transistors NM31 and NM32 are turned off, so that the power-up signal is The 'high' level is maintained until the fifth pulse signal is input to the gate of the NMOS transistor NM31.

마지막으로 제5 펄스신호가 '하이'레벨이 되어 엔모스트랜지스터(NM31)의 게이트에 입력되면 파워업신호는 '로우'레벨로 떨어져 도4e에 도시된 바와 같은 파워업신호를 발생하게 된다.Finally, when the fifth pulse signal is 'high' level and input to the gate of the NMOS transistor NM31, the power-up signal drops to the 'low' level to generate a power-up signal as shown in FIG. 4E.

본 발명의 일실시예에서는 라이징엣지검출기(310c)와 제2 폴링엣지검출기 (310b)의 출력은 각각 제1 지연기(320a)와 제2 지연기(320b)로 입력되는데, 지연기를 하나만 사용할 경우에는 오아게이트(도면에 미도시)를 사용하여 하나의 지연기만을 사용할 수도 있다. 즉, 라이징엣지검출기(310c)와 제2 폴링엣지검출기 (310b)의 출력을 오아게이트의 입력으로 하고 상기 오아게이트의 출력을 하나의 지연기를 통해 지연시켜 출력하면 도4d에 도시된 신호를 만들 수 있어 최종적으로 도4e에 도시된 신호를 생성할 수 있다.In an embodiment of the present invention, the outputs of the rising edge detector 310c and the second falling edge detector 310b are input to the first delayer 320a and the second delayer 320b, respectively. It is also possible to use only one retarder using an oragate (not shown). That is, if the outputs of the rising edge detector 310c and the second falling edge detector 310b are the inputs of the oragate and the outputs of the oragate are delayed and output through one delayer, the signal shown in FIG. 4d can be generated. Finally, the signal shown in FIG. 4E can be generated.

이와 같이 본 발명의 일실시예에 따른 파워업신호 발생장치는 외부전원전압 이 안정화된 이후에 파워업신호를 생성함으로써 소자동작의 신뢰도를 높일 수 있다.
As described above, the apparatus for generating a power up signal according to an embodiment of the present invention can increase the reliability of device operation by generating a power up signal after the external power supply voltage is stabilized.

도5는 본 발명의 다른 실시예에 따른 파워업신호 발생장치의 구성을 도시한 도면이고 도6은 도5에 도시된 파워업신호 발생장치의 동작을 도시한 도면으로 이를 참조하여 본 발명의 다른 실시예에 따른 파워업신호 발생장치의 구성과 동작을 설명한다.5 is a view showing the configuration of a power-up signal generator according to another embodiment of the present invention and FIG. 6 is a view showing the operation of the power-up signal generator shown in FIG. The configuration and operation of the power-up signal generator according to the embodiment will be described.

본 발명의 다른 실시예에 따른 파워업신호 발생장치는 지연회로를 사용하지 않고 전압검출기와 래치회로를 이용하여 파워업신호를 발생하는 것이다.The power up signal generator according to another embodiment of the present invention generates a power up signal using a voltage detector and a latch circuit without using a delay circuit.

도5에 도시된 바와 같이 본 발명의 다른 실시예에 따른 파워업신호 발생장치는 종래에 사용되던 레벨감지 방식의 파워업신호 발생장치로 구성된 레벨감지부 (500)와, 상기 레벨감지부(500)의 출력인 레벨감지신호의 폴링엣지에 동기된 펄스를 발생하는 폴링엣지검출기(510)와, 외부전원전압을 입력받아 상기 외부전원전압이 일정전압 이상이 되면 하나의 펄스를 발생하는 전압검출기(520)와, 상기 폴링엣지검출기(510)의 출력신호를 래치하는 제1 래치부(530)와, 상기 전압검출기(520)의 출력신호를 래치하는 제2 래치부(540)와, 상기 제1 래치부(530)의 출력과 제2 래치부(540)의 출력을 입력받아 출력하는 앤드게이트(550)와, 상기 앤드게이트(550)의 출력신호의 라이징엣지에 동기된 펄스를 발생하는 라이징엣지검출기(560)로 구성되어 있다. As shown in FIG. 5, a power up signal generator according to another embodiment of the present invention includes a level sensing unit 500 including a power up signal generating apparatus of a level sensing method, and the level sensing unit 500. A falling edge detector 510 for generating a pulse synchronized with a falling edge of the level sensing signal, which is an output of the same, and a voltage detector for generating one pulse when the external power supply voltage is above a predetermined voltage. 520, a first latch unit 530 for latching an output signal of the falling edge detector 510, a second latch unit 540 for latching an output signal of the voltage detector 520, and the first latch unit 540. An AND gate 550 for receiving and outputting the output of the latch unit 530 and the output of the second latch unit 540, and a rising edge generating a pulse synchronized with the rising edge of the output signal of the AND gate 550. It consists of a detector 560.

도6a는 레벨감지부(500)의 출력인 레벨감지신호를 도시한 도면이고, 도6b는 폴링엣지검출기(510)의 출력신호를 도시한 것으로, 폴링엣지검출기(510)는 도6a에 도시된 레벨감지신호를 입력받아 상기 레벨감지신호의 폴링엣지에 동기된 펄스신호를 출력하고 있음을 알 수 있다.FIG. 6A illustrates a level detection signal output from the level sensing unit 500. FIG. 6B illustrates an output signal of the falling edge detector 510. The falling edge detector 510 is illustrated in FIG. 6A. It can be seen that the pulse detection signal is synchronized with the falling edge of the level detection signal by receiving the level detection signal.

전압검출기(520)는 외부전원전압이 일정전압 이상이 되면 펄스신호를 출력하게 되어있는 회로로서 상기 전압검출기(520)의 출력을 도6d에 도시하였다.The voltage detector 520 is a circuit that outputs a pulse signal when the external power supply voltage is higher than or equal to a predetermined voltage. The output of the voltage detector 520 is illustrated in FIG. 6D.

도6c는 도6b에 도시된 펄스신호를 입력받아 이를 래치하여 출력하는 제1 래치부(530)의 출력을 도시한 도면이고, 도6e는 도6d에 도시된 펄스신호를 입력받아 이를 래치하여 출력하는 제2 래치부(540)의 출력을 도시한 도면이다.FIG. 6C illustrates an output of the first latch unit 530 that receives the pulse signal shown in FIG. 6B and latches it and outputs it. FIG. 6E illustrates the pulse signal shown in FIG. 6D. The output of the second latch unit 540 is shown.

제1 래치부(530)의 출력과 제2 래치부(540)의 출력은 앤드게이트(550)로 입력되어 도6f에 도시된 바와 같은 신호를 만들어 내게 되고 이 신호는 라이징엣지검출기(560)로 입력되어 최종적으로 도6g에 도시된 바와 같은 파워업신호를 만든다.The output of the first latch unit 530 and the output of the second latch unit 540 are input to the AND gate 550 to generate a signal as shown in FIG. 6F, and the signal to the rising edge detector 560. And finally generates a power-up signal as shown in FIG. 6G.

이와 같이 본 발명의 다른 실시예에서도 메모리소자의 초기화에 쓰이는 파워업신호는 외부전원전압이 안정화된 이후에 생성됨을 알 수 있다.
As described above, in another embodiment of the present invention, it can be seen that the power-up signal used to initialize the memory device is generated after the external power supply voltage is stabilized.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.

본 발명을 메모리소자에 적용하게 되면 초기화를 위한 파워-업 신호를 외부 전원전압이 안정된 다음에 활성화시킴으로써 메모리소자의 안정된 동작을 보장해 주어 소자의 동작신뢰도를 높이는 효과가 있다.
When the present invention is applied to the memory device, the power-up signal for initialization is activated after the external power supply voltage is stabilized, thereby ensuring stable operation of the memory device, thereby increasing the operation reliability of the device.

Claims (6)

삭제delete 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지 신호를 출력하는 레벨감지부;A level sensing unit which receives an external power supply voltage and detects when the external power supply voltage is above a predetermined level and outputs a level sensing signal; 상기 레벨감지 신호를 입력받아 파워업신호를 생성하기 위한 펄스를 발생하는 펄스발생부;A pulse generator for receiving the level detection signal and generating a pulse for generating a power-up signal; 상기 펄스 발생부의 출력을 입력받아 일정시간 지연하여 출력하는 지연부; 및A delay unit which receives the output of the pulse generator and delays the output for a predetermined time; And 상기 레벨감지 신호와 상기 지연부의 출력신호를 입력받아 파워업신호를 생성하는 파워업신호 발생부를 포함하고,A power up signal generator configured to receive the level detection signal and the output signal of the delay unit and generate a power up signal; 상기 펄스발생부는 The pulse generating unit 상기 레벨감지신호의 폴링엣지에 동기되는 제1 펄스신호를 발생하는 제1 폴링엣지검출기;A first falling edge detector for generating a first pulse signal synchronized with the falling edge of the level sensing signal; 상기 제1 펄스신호의 폴링엣지에 동기되는 제2 펄스신호를 발생하는 제2 폴링엣지검출기; 및A second falling edge detector generating a second pulse signal synchronized with the falling edge of the first pulse signal; And 상기 제1 펄스신호의 라이징엣지에 동기되는 제3 펄스신호를 발생하는 라이징엣지검출기Rising edge detector for generating a third pulse signal in synchronization with the rising edge of the first pulse signal 를 포함하는 것을 특징으로 하는 파워업신호 발생장치.Power-up signal generating device comprising a. 제2항에 있어서,The method of claim 2, 상기 지연부는 각각 상기 제2 펄스신호와 상기 제3 펄스신호를 입력받아 외부 전원전압이 안정될 때까지 지연시킨 후에 출력하는 제1 지연기와 제2 지연기를 포함하는 것을 특징으로 하는 파워업신호 발생장치. The delay unit may include a first delay unit and a second delay unit for receiving the second pulse signal and the third pulse signal, respectively, and delaying them until the external power supply voltage is stabilized. . 제3항에 있어서,The method of claim 3, 상기 파워업신호 발생부는 The power up signal generator 접지전압과 상기 제1 지연기의 출력신호를 입력받고 파워업신호를 출력하는 래치와;A latch configured to receive a ground voltage and an output signal of the first delay unit and output a power-up signal; 상기 래치의 출력노드와 접지전원사이에 연결되고 게이트로 상기 레벨감지신호를 입력받는 제1 엔모스 트랜지스터; 및A first NMOS transistor connected between an output node of the latch and a ground power source and receiving the level sensing signal through a gate; And 상기 래치의 출력노드와 접지전원사이에 연결되고 게이트로 상기 제2 지연기의 출력신호를 입력받는 제2 엔모스 트랜지스터A second NMOS transistor connected between an output node of the latch and a ground power supply and receiving an output signal of the second delay device to a gate; 를 포함하는 것을 특징으로 하는 파워업신호 발생장치. Power-up signal generating device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 래치는 두개의 노아게이트를 포함하는 것을 특징으로 하는 파워업신호 발생장치. And the latch comprises two noar gates. 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지신호를 출력하는 레벨감지부;A level sensing unit which receives an external power supply voltage and detects when the external power supply voltage exceeds a predetermined level and outputs a level detection signal; 상기 레벨감지신호의 폴링엣지에 동기되는 펄스를 발생하는 폴링엣지검출기;A falling edge detector for generating a pulse synchronized with the falling edge of the level detection signal; 상기 폴링엣지검출기의 출력펄스를 래치하여 출력하는 제1 래치부; A first latch unit for latching and outputting an output pulse of the falling edge detector; 상기 외부전원전압이 일정레벨이상이면 펄스를 발생하는 전압감지부;A voltage detecting unit generating a pulse when the external power supply voltage is above a predetermined level; 상기 전압감지부의 출력펄스를 래치하여 출력하는 제2 래치부;A second latch unit for latching and outputting an output pulse of the voltage sensing unit; 상기 제1 래치부의 출력과 상기 제2 래치부의 출력을 앤딩하여 출력하는 앤드게이트; 및An AND gate for outputting the output of the first latch unit and the output of the second latch unit; And 상기 앤트게이트의 출력신호의 라이징엣지에 동기되는 펄스를 발생하는 라이징엣지검출기Rising edge detector for generating a pulse in synchronization with the rising edge of the output signal of the ant gate 를 포함하는 파워업신호 발생장치.Power-up signal generator comprising a.
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