KR0154192B1 - Low voltage detecting device - Google Patents

Low voltage detecting device

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KR0154192B1 KR1019940013492A KR19940013492A KR0154192B1 KR 0154192 B1 KR0154192 B1 KR 0154192B1 KR 1019940013492 A KR1019940013492 A KR 1019940013492A KR 19940013492 A KR19940013492 A KR 19940013492A KR 0154192 B1 KR0154192 B1 KR 0154192B1
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Abstract

본 발명은 반도체 소자에 사용되는 저전압 감지회로에 관한 것으로, 플래쉬 메모리 셀로 공급되는 전원 전압이 파워 업(Power Up) 될 때 일정한 전압 이상에서 메모리 셀을 독출 모드(read mode)로 안정되게 초기화 하기 위한 리셋(reset)의 신호를 출력 하도록 함으로써, 그외의 모드(프로그램, 소거 및 확인 모드)로 세팅됨으로 인해 발생될 수 있는 문제점들을 방지하고 대기(stand-by)시 과도전류의 흐름을 방지할 수 있도록 한 반도체 소자에 저전압 감지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low voltage sensing circuit used in a semiconductor device. The present invention provides a method for stably initializing a memory cell in a read mode above a certain voltage when a power supply voltage supplied to a flash memory cell is powered up. By outputting the reset signal, it is possible to prevent problems caused by being set in other modes (program, erase and confirm modes) and to prevent the flow of transient current during standby. A low voltage sensing circuit in a semiconductor device.

Description

반도체 소자의 저전압 감지회로Low voltage sensing circuit of semiconductor device

제1도는 종래 반도체 소자의 저전압 감지회로의 블록도.1 is a block diagram of a low voltage sensing circuit of a conventional semiconductor device.

제2도는 본 발명에 따른 반도체 소자의 저전압 감지회로.2 is a low voltage sensing circuit of a semiconductor device according to the present invention.

제3a 내지 제3c도는 제2도의 동작을 설명하기 위해 도시한 각 노드의 파형도.3A to 3C are waveform diagrams of respective nodes shown for explaining the operation of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 기준전압 발생기 2 : 전원전압 배분기1: reference voltage generator 2: power voltage distributor

3 : 비교기 P 및 N : 트랜지스터3: Comparator P and N: Transistor

I : 반전게이트 10 : 전압 분배수단I: inversion gate 10: voltage distribution means

20 : 충전수단 30 : 인버터20: charging means 30: inverter

40 : 지연수단40: delay means

본 발명은 반도체 소자의 저전압 감지회로에 관한 것으로, 특히 플래쉬 메모리 셀로 공급되는 전원 전압이 파워 업(Power Up) 될 때 일정한 전압 이상에서 메모리 셀을 독출 모드(read mode)로 안정되게 초기화 하기 위한 리셋(reset)의 신호를 출력 하도록 함으로써, 그외의 모드(프로그램, 소거 및 확인 모드)로 세팅됨으로 인해 발생될 수 있는 문제점들을 방지하고 대기(stand-by)시 과도전류의 흐름을 방지할 수 있도록 한 반도체 소자에 저전압 감지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low voltage sensing circuit of a semiconductor device, and more particularly, a reset for stably initializing a memory cell to a read mode more than a certain voltage when a power supply voltage supplied to a flash memory cell is powered up. By outputting the reset signal, it is possible to prevent problems caused by being set to other modes (program, erase and confirm modes) and to prevent the flow of transient current during standby. A low voltage sensing circuit in a semiconductor device.

일반적으로 플래쉬(Flash) EEPROM과 같은 메모리 소자(Memory Device)는 독출, 프로그램, 소거 및 확인(Read, Program, Erase 및 Verify)등의 여러 모드를 갖는다. 이러한 메모리 소자를 동작시키기 위해 전원전압(Vcc)을 상승 시키는 초기 순간에는 모드가 알 수 없는 상태로 존재하는 경우가 발생되어 많은량의 대기전류(stand-by current)가 흐르게 된다. 즉, 전원전압을 상승시킬 때 모드 세트 회로가 프로그램 또는 소거모드로 세팅되게 되면 프로그램 또는 소거 모드시에는 많은량의 전류가 요구되기 때문에 많은량의 대기전류가 흘러 소자의 신뢰도를 저하시키게 된다.In general, a memory device such as a flash EEPROM has various modes such as read, program, erase, and verify (Read, Program, Erase, and Verify). At the initial moment of increasing the power supply voltage Vcc to operate such a memory device, a mode may exist in an unknown state, and a large amount of stand-by current flows. That is, if the mode set circuit is set to the program or erase mode when the power supply voltage is increased, a large amount of current is required in the program or erase mode, and thus a large amount of standby current flows, thereby lowering the reliability of the device.

그러면 종래 반도체 소자의 저전압 감지회로를 제1도를 통해 설명하면 다음과 같다.The low voltage sensing circuit of the conventional semiconductor device will now be described with reference to FIG. 1.

종래 반도체 소자의 저전압 감지회로는 제1도에 도시된 바와같이 전원전압(Vcc)이 록 아웃(Lock out)전압 이하로 천이되는 것을 감지하기 위해 기준전압 발생기(1)로부터 출력되는 기준전압과 전원전압 배분기(2)로부터 출력되는 전압을 비교기(3)에서 비교하여 출력신호를 발생시키게 된다.The low voltage detection circuit of the conventional semiconductor device has a reference voltage and a power output from the reference voltage generator 1 to detect that the power supply voltage Vcc transitions below the lock out voltage as shown in FIG. The voltage output from the voltage divider 2 is compared in the comparator 3 to generate an output signal.

상술한 바와 같은 종래 회로는 복잡하기 때문에 칩의 크기(Size)가 증가되고, 소자가 동작상태일때만 저전압(Low Vcc)을 감지할 수 있는 문제가 있다. 또한, 전원전압이 상승하는 동안에는 필연적으로 록 아웃 이하의 전압 구간이 발생되며, 상기 저전압 감지회로는 이 구간을 감지하기는 하지만 신호자체가 단 펄스(Short pulse)이므로 이를 이용하여 소자를 리세트(Reset)시킬 수는 없은 단점이 있다.Since the conventional circuit as described above is complicated, the size of the chip is increased, and there is a problem that the low voltage (Low Vcc) can be detected only when the device is in an operating state. In addition, while the power supply voltage is rising, a voltage section below lockout is inevitably generated, and the low voltage detection circuit detects this section, but since the signal itself is a short pulse, it is used to reset the device. There is a disadvantage that cannot be reset.

따라서 본 발명은 전원단자 및 접지단자간에 다이오드(Diode) 형태의 트랜지스터가 직렬로 접속된 전압 분배수단을 통해 전원전압을 일정한 전압으로 분배하고, 상기 전압 분배수단의 출력단자 및 접지단자간에 캐패시터를 접속시키며, 상기 전압 분배수단의 출력단자에 인버터(Inverter)를 접속시켜 전원전압이 일정전압 이상으로 상승(power up)되는 동안에 하이(high) 신호를 발생하여 소자를 독출 모드(Read Mode)로 세팅(Setting)시키므로써, 상기한 단점을 해소할 수 있는 반도체 소자의 저전압 감지회로를 제공하는데 그 목적이 있다.Therefore, the present invention distributes the power supply voltage to a constant voltage through a voltage distribution means in which a diode-type transistor is connected in series between the power supply terminal and the ground terminal, and connects a capacitor between the output terminal and the ground terminal of the voltage distribution means. In addition, by connecting an inverter to the output terminal of the voltage distribution means to generate a high signal while the power supply voltage is powered up above a certain voltage to set the device to the read mode (Read Mode) It is an object of the present invention to provide a low voltage sensing circuit of a semiconductor device that can solve the above disadvantages.

상술한 목적을 달성하기 위한 본 발명은 전원단자 및 접지단자간에 접속되며 전원전압을 일정한 전압으로 분배하기 위한 전압분배수단과, 상기 전압분배수단으로부터 분배된 전압을 전원전압의 램핑 시간에 대응하도록 충전하기 위한 충전수단과, 상기 전압분배수단의 출력에 따라 출력 레벨을 반전시키기 위한 인버터와, 상기 인버터의 출력을 소정시간 지연출력시키기 위한 지연수단을 포함하여 구성된 것을 특징으로 한다.The present invention for achieving the above object is connected between the power supply terminal and the ground terminal and the voltage distribution means for distributing the power supply voltage to a constant voltage, and the voltage distributed from the voltage distribution means to correspond to the ramping time of the power supply voltage Charging means, an inverter for inverting the output level according to the output of the voltage distribution means, and a delay means for delaying the output of the inverter for a predetermined time.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2도는 본 발명에 따른 반도체 소자의 저전압 감지회로도로서, 전원단자(Vcc) 및 접지단자(Vss)간에 전원전압을 일정한 전압으로 분배하기 위한 전압분배수단(10)과, 상기 전압분배수단(10)으로부터 분배된 전압을 전원전압의 램핑 시간(ramping time)에 대응하도록 충전하기 위한 충전수단(20)과, 상기 전압분배수단(10)의 출력에 따라 출력 레벨을 반전시키기 위한 인버터(30)와, 상기 인버터(30)의 출력을 소정시간 지연출력시키기 위한 지연수단(40)으로 구성된다.2 is a low voltage detection circuit diagram of a semiconductor device according to the present invention, comprising: voltage distribution means (10) for distributing a power supply voltage at a constant voltage between a power supply terminal (Vcc) and a ground terminal (Vss), and the voltage distribution means (10). Charging means 20 for charging the voltage distributed from the power supply corresponding to the ramping time of the power supply voltage, an inverter 30 for inverting the output level according to the output of the voltage distribution means 10; And delay means 40 for delaying the output of the inverter 30 by a predetermined time.

상기 전압분배수단(10)은 전원단자(Vcc) 및 접지단자(Vss)간에 각각 다이오드(Diode)로 동작되는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1 및 N2)가 직렬접속되며, 상기 NMOS 트랜지스터(N1)의 소오스(Source)단자 및 NMOS 트랜지스터(N2)의 드레인(Drain)단자의 접속점인 제1노드(A)를 출력단자로 한다.The voltage dividing means 10 has a PMOS transistor P1 and an NMOS transistor N1 and N2 operated in series between a power supply terminal Vcc and a ground terminal Vss, respectively, connected in series, and the NMOS transistor ( A first node A, which is a connection point of a source terminal of N1 and a drain terminal of the NMOS transistor N2, is used as an output terminal.

상기 충전수단(20)은 상기 전압분배수단(10)의 출력인 제1노드(A) 및 접지단자(Vss)간에 캐퍼시터(capacitor)로 동작되는 PMOS 및 NMOS 트랜지스터(P2 및 N3)가 병렬로 접속된다.The charging means 20 is connected to the PMOS and the NMOS transistors (P2 and N3) which are operated as a capacitor between the first node (A) and the ground terminal (Vss), which are outputs of the voltage distribution means (10), in parallel. do.

상기 인버터(30)는 전원단자(Vcc) 및 접지단자(Vss)간에 PMOS 및 NMOS 트랜지스터(P4 및 N4)가 직렬로 접속되며, 상기 전압분배수단(10)의 출력에 따라 출력전위가 결정된다.In the inverter 30, PMOS and NMOS transistors P4 and N4 are connected in series between a power supply terminal Vcc and a ground terminal Vss, and an output potential is determined according to the output of the voltage distribution means 10.

상기 지연수단(40)은 상기 인버터(30)의 출력 및 저전압 감지회로의 출력단자간의 한쌍의 반전게이트(I1 및 I2)가 직렬로 접속된다.The delay means 40 has a pair of inverting gates I1 and I2 connected in series between the output of the inverter 30 and the output terminal of the low voltage sensing circuit.

상술한 바와 같이 구성된 본 발명의 회로를 제3a도 내지 제3c도를 참조하여 동작을 설명하면 다음과 같다.The operation of the circuit of the present invention configured as described above with reference to FIGS. 3A to 3C is as follows.

전원단자(Vcc)에 제3a도와 같은 전압을 공급하면, 상기 전압분배수단(10)의 트랜지스터(P1, N1 및 N2)를 통해 전원단자(Vcc)로부터 접지단자(Vss)로 미세한 전류 패스(pass)가 이루어져 제1노드(A)의 전압은 일정한 전압(제3B도의 T1 시간)으로 상승 된다. 즉, 전원전압(Vcc)이 공급되는 초기 상태일 때(제3A도의 T0 에서 T1 시간) 상기 제1노드(A)의 전압은 로우 상태를 유지하게 된다. 이때, 상기 제1노드(A) 및 접지단자(Vss)간에 접속된 충전수단(20)의 캐패시터(P2 및 N3)는 상기 전원전압(Vcc)의 램핑 시간(ramping time)에 상응되도록 충전(Charge) 동작을 수행하게 된다. 그러므로, 상기 제1노드(A)의 전압을 입력으로하는인버터(30)의 PMOS 트랜지스터(P4)는 턴온(turn on)되고,NMOS 트랜지스터(N4)는 턴오프(turn off) 된다.When a voltage similar to that of FIG. 3a is supplied to the power supply terminal Vcc, a minute current pass from the power supply terminal Vcc to the ground terminal Vss through the transistors P1, N1 and N2 of the voltage distribution means 10. ), The voltage of the first node A is raised to a constant voltage (T1 time in FIG. 3B). That is, when the power supply voltage Vcc is supplied to the initial state (T0 to T1 time in FIG. 3A), the voltage of the first node A is kept low. At this time, the capacitors P2 and N3 of the charging means 20 connected between the first node A and the ground terminal Vss are charged to correspond to a ramping time of the power supply voltage Vcc. ) Will be performed. Therefore, the PMOS transistor P4 of the inverter 30 which receives the voltage of the first node A is turned on, and the NMOS transistor N4 is turned off.

따라서, 상기 PMOS 트랜지스터(P4)를 통해 전원단자(Vcc)로부터 상기 제2노드(B)로 전류 패스(pass)가 이루어져 인버터(30)의 출력인 제2노드(B)의 전압은 하이 상태로 된다(제3c도의 T0에서 T1 시간).Accordingly, a current pass is made from the power supply terminal Vcc to the second node B through the PMOS transistor P4, so that the voltage of the second node B, which is the output of the inverter 30, becomes high. (T1 time at T0 in FIG. 3C).

또한, 상기 인버터(30)의 출력은 지여수단(40)의 반전게이트(I1 및 I2)를 통해 저전압 감지신호 출력단자로 출력된다. 즉, 전원전압(Vcc)d 충분히 상승되더라도(제3a도의 T1에서 T2 시간), 상기 제1노드(A)의 전압이 상기 록 아웃 전압에 도달하기전까지(제3b도의 T2 시간)는 상기 인버터(30)의 출력인 제2노드(B)의 전압은 하이 상태를 유지하게 된다(제3c도의 T1에서 T2 시간).In addition, the output of the inverter 30 is output to the low voltage detection signal output terminal through the inverting gates I1 and I2 of the donor means 40. That is, even if the power supply voltage Vcc is sufficiently increased (T2 time at T1 in FIG. 3a), until the voltage of the first node A reaches the lockout voltage (T2 time in FIG. 3b), the inverter ( The voltage of the second node B, which is the output of 30, is kept high (T2 time at T1 in FIG. 3c).

이후, 상기 제1노드(A)으 전압이 상기 제3b도의 록 아웃 전압 이상으로 상승되면(제3B도의 T2에서 T3 시간), 상기 전압분배수단(10)의 트랜지스터(P1,N1)의 전류 구동 능력은 트랜지스터(N2)의 전류 구동 능력에 비해 전류 구동 능력이 훨씬 크므로, 충전수단(20)은 인버터(30)의 로직 문턱전압 이상으로 충전되게 된다.그러므로, 상기 제1노드(A)의 전압을 입력으로하는 인버터(30)의 PMOS 트랜지스터(P4)는 턴오프 되고, NMOS 트랜지스터(N4)는 턴온되게 된다.Thereafter, when the voltage at the first node A rises above the lock-out voltage of FIG. 3B (T3 time at T2 of FIG. 3B), the current driving of the transistors P1 and N1 of the voltage distribution means 10 is performed. Since the capability is much greater than the current driving capability of the transistor N2, the charging means 20 is charged above the logic threshold voltage of the inverter 30. Therefore, the first node A The PMOS transistor P4 of the inverter 30 which takes a voltage as input is turned off, and the NMOS transistor N4 is turned on.

따라서, 상기 NMOS 트랜지스터(N4)를 통해 상기 인버터(30)의 출력인 제2노드(B)로부터 접지단자(Vss) 전류 패스(Pass)가 이루어져 인버터(30)의 출력인 제2노드(B)의 전압은 로우 상태로 된다(제3c도의 T2에서 T3 시간). 이때, 상기 인버터(30)이 출력은 지연수단(40)의 반전게이트(I1 및 I2)를 통해 저전압 감지신호 출력단자로 출력하게 된다.Accordingly, a current terminal Pss of the ground terminal Vss is made from the second node B, which is the output of the inverter 30, through the NMOS transistor N4, so that the second node B, which is the output of the inverter 30, is formed. The voltage of becomes low (T3 time in T2 of FIG. 3C). In this case, the inverter 30 outputs the output to the low voltage sensing signal output terminal through the inverting gates I1 and I2 of the delay means 40.

상술한 바와 같은 본 발명은, 전원전압(Vcc)이 충분히 상승되더라도(제3a도의 T1에서 T2 시간), 상기 제1노드(A)의 전압이 상기 제3B도의 록 아웃 전압에 도달하기전까지(제3b도의 T2 시간)는 상기 인버터(30)의 출력인 제2노드(B)의 전압은 하이 상태를 유지하게 된다(제3c도의 T1에서 T2 시간).According to the present invention as described above, even if the power supply voltage Vcc is sufficiently increased (T2 time in T1 of FIG. 3A), until the voltage of the first node A reaches the lockout voltage of FIG. 3B (first time). The voltage of the second node B, which is the output of the inverter 30, remains high (T2 time in FIG. 3B) (T2 time in T1 in FIG. 3C).

그러나 상기 제1노드(A)의 전압이 상기 제3B도의 록 아웃 전압보다 크게 증가하면(제3b도의 T2에서 T3 시간), 상기 인버터(30)의 출력인 제2노드(B)의 전압은 로우 상태로 천이되게 된다(제3c도의 T2에서 T3 시간).However, if the voltage of the first node (A) is greater than the lock-out voltage of FIG. 3B (T3 time in T2 of FIG. 3B), the voltage of the second node (B) which is the output of the inverter 30 is low. The transition is made to the state (T3 time at T2 in FIG. 3C).

한편, 상기 충전수단(20)의 캐패시터(P2 및 N3) 용량은 전원전압의 램핑시간(ramping time)에 상응되도록 설계해야 한다. 즉, 전원전압이 안정화상태로 도달할 때까지 충전되어야 소자를 확실하게 리세트 시킬 수 있다. 또한 상기 회로에 사용되는 모든 MOS 트랜지스터의 채널 폭(channel width)은 동일하게, 즉 버즈 빅(bird's bead)현상에 의해 야기되는 채널 폭의 손실(Loss)에 따른 영향 정도가 같도록 설계해야 감지레벨(detect level)을 보다 정밀하게 제어할 수 있으며, 이때 MOS 트랜지스터는 항상 포화상태에서 동작한다는 점을 고려하여 좁은 채널 폭(Narrow Channel Width)을 선택하여 동일하게 제조하는 것이 전류 소모 억제면에서 유리하다.On the other hand, the capacitor (P2 and N3) capacity of the charging means 20 should be designed to correspond to the ramping time (ramping time) of the power supply voltage. That is, the device can be reliably reset until it is charged until the power supply voltage reaches a stabilized state. In addition, the channel width of all the MOS transistors used in the circuit must be designed to be the same, that is, the degree of influence due to the loss of the channel width caused by bird's bead phenomenon. (detect level) can be controlled more precisely, and since the MOS transistor always operates in saturation state, it is advantageous to select the same narrow channel width and manufacture the same in terms of current suppression. .

상술한 바와같이 본 발명에 의하면, 플래쉬 메모리 셀로 공급되는 전원전압이 파워 업(Power Up) 될 때 일정한 전압 이상에서 메모리 셀을 독출 모드로 안정되게 초기화 하기 위한 리셋 신호를 출력 하도록 함으로써, 그외의 모드(프로그랜, 소거 및 확인 모드)로 세팅됨으로 인해 발생될 수 있는 셀의 불안전한 동작을 방지할 수 있고, 대기(stand-by)시 과도전류의 흐름을 방지할 수 있으며, 감지전압(detect voltage)의 변화폭을 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, when the power supply voltage supplied to the flash memory cell is powered up, by outputting a reset signal for stably initializing the memory cell to the read mode at a predetermined voltage or more, other modes. It is possible to prevent unsafe operation of the cell which can be generated by setting to (PROGRAM, CLEAR, and confirm mode), to prevent the flow of transient current during stand-by, and to detect the detection voltage ) Can be reduced, and the reliability of the device can be improved.

Claims (3)

반도체 소자의 저전압 감지회로에 있어서, 전원전압을 일정한 전압으로 분배하기 위한 전압분배수단과, 상기 전압분배수단으로부터 분배된 전압을 전원전압의 램핑 시간에 대응하여 충전하기 위한 충전수단과, 상기 전압분배수단의 출력에 따라 출력 레벨을 반전시키기 위한 인버터와, 상기 인버터의 출력을 소정시간 지연시키기 위한 지연수단을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 저전압 감지회로.A low voltage sensing circuit of a semiconductor device, comprising: voltage distribution means for distributing a power supply voltage to a constant voltage, charging means for charging the voltage distributed from the voltage distribution means in response to a ramping time of the power supply voltage, and the voltage distribution And an inverter for inverting the output level in accordance with the output of the means, and a delay means for delaying the output of the inverter for a predetermined time. 제1항에 있어서, 상기 전압분배수단은 전원단자 및 접지단자간에 각기 직렬 접속되며, 다이오드로 동작되는 다수의 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 저전압 감지회로.2. The low voltage sensing circuit of claim 1, wherein the voltage distribution means comprises a plurality of transistors connected in series between a power supply terminal and a ground terminal, respectively, and are operated by a diode. 제1항에 있어서, 상기 충전수단은 상기 전압분배수단의 출력인 제1노드 및 접지단자간에 병렬로 접속되며, 캐퍼시터로 동작되는 PMOS 및 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 저전압 감지회로.2. The low voltage sensing of a semiconductor device according to claim 1, wherein the charging means comprises a PMOS and an NMOS transistor connected in parallel between the first node and the ground terminal, which are outputs of the voltage distribution means, and operated as a capacitor. Circuit.
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