KR100447976B1 - A method for manufacturing capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 공핍 축전용량(depletion capacitance)를 억제하여 축전용량 특성을 향상시킬 수 있는 반도체 장치의 커패시터 제조방법을 개시한다. 개시된 본 발명의 커패시터 제조방법은, 반도체 기판 상에 실리콘층을 형성하고, 상기 실리콘층 표면에 HSG를 성장시켜 스토리지 전극을 형성하는 단계; 상기 HSG 상에 고농도의 PSG를 형성하는 단계; 상기 기판 결과물을 열처리하여 고농도 PSG 내의 인(P)을 HSG로 확산시키는 단계; 상기 PSG를 제거하는 단계; 및 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a capacitor of a semiconductor device capable of suppressing depletion capacitance and improving the capacitance characteristic. The disclosed capacitor manufacturing method includes forming a silicon layer on a semiconductor substrate and growing a HSG on the silicon layer to form a storage electrode; Forming a high concentration of PSG on the HSG; Heat-treating the substrate product to diffuse phosphorus (P) in the high concentration PSG into the HSG; Removing the PSG; And sequentially forming a dielectric film and a plate electrode on the storage electrode.
Description
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 공핍 축전용량(depletion capacitance)를 억제하여 축전용량 특성을 향상시킬 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of improving depletion capacitance and improving capacitance characteristics.
일반적으로 반도체 메모리 소자의 고집적화가 진행되어 감에 따라 대용량의 커패시터가 요구되게 되었고, 이에 따라 커패시터 유효면적을 증대시키거나 커패시터의 유전체막의 두께를 얇게 하거나 유전상수가 높은 유전체막을 개발하는 등 여러 각도에서 많은 연구가 진행되어 왔다.In general, as the integration of semiconductor memory devices has progressed, large-capacity capacitors have been required. Therefore, from various angles, such as increasing the effective area of capacitors, thinning the dielectric film thickness of capacitors, or developing dielectric films with high dielectric constants. Many studies have been conducted.
커패시터의 유효면적을 증대시키기 위한 노력은 3차원 구조의 커패시터를 제안하기에 이르렀는데, 이러한 3차원 구조에는 핀(Fin)구조, 원통형 구조, 트랜치 구조등 여러 가지가 있다.Efforts to increase the effective area of capacitors have led to the proposal of three-dimensional capacitors, which include a fin structure, a cylindrical structure, and a trench structure.
한편, 반도체 소자가 고집적화되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량(capacitance : Cs)은 거의 변화지 않고 있다.On the other hand, as the semiconductor devices are highly integrated, the size of the capacitor decreases, but the capacitance required per cell (Cs) is hardly changed.
따라서, 충분한 축전용량의 확보가 필요하며 이를 위해 스토리지 전극의 단면적을 증가시켜야 하고 그 중에서도 고진공 열처리를 이용한 HSG 실리콘을 전극에 형성하는 방법이 연구되고 있다.Therefore, it is necessary to secure sufficient capacitance, and for this purpose, the cross-sectional area of the storage electrode should be increased, and among them, a method of forming HSG silicon on the electrode using high vacuum heat treatment has been studied.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 커패시터 제조방법에 대하여 설명하기로 한다.Hereinafter, a capacitor manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1e은 종래의 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
도 1a에 도시한 바와 같이 워드라인과 비트라인이 형성된 반도체 기판(11)상에 제 1 층간 절연막(12)을 형성하고, 상기 반도체 기판(11)이 노출되도록 상기 제 1 층간 절연막(12)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다.As shown in FIG. 1A, a first interlayer insulating layer 12 is formed on a semiconductor substrate 11 on which word lines and bit lines are formed, and the first interlayer insulating layer 12 is exposed to expose the semiconductor substrate 11. It is selectively etched to form a storage node contact hole.
그리고 상기 스토리지 노드 콘택홀을 포함한 제 1 층간 절연막(12)상에 폴리 실리콘층을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 스토리지 노드 콘택홀에 매립되는 스토리지 노드(13)를 형성한다.After depositing a polysilicon layer on the first interlayer insulating layer 12 including the storage node contact hole, a storage node 13 embedded in the storage node contact hole is formed using a CMP process and an etch back process. .
도 1b에 도시한 바와 같이 상기 스토리지 노드(13)를 포함한 전면에 제 2 층간 절연막(14)을 형성한 후, 상기 제 2 층간 절연막(14)상에 포토레지스트(15)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.As shown in FIG. 1B, after forming the second interlayer insulating film 14 on the entire surface including the storage node 13, the photoresist 15 is deposited on the second interlayer insulating film 14, and the exposure and Patterning is carried out using a developing process.
그리고 상기 패터닝된 포토레지스트(15)를 마스크로 이용한 식각공정을 통해 상기 스토리지 노드(13)가 노출되도록 상기 제 2 층간 절연막(14)을 선택적으로 식각하여 콘택홀(16)을 형성한다.The contact hole 16 is formed by selectively etching the second interlayer insulating layer 14 to expose the storage node 13 through an etching process using the patterned photoresist 15 as a mask.
도 1c에 도시한 바와 같이 상기 패터닝된 포토레지스트(15)를 제거한 후, 상기 콘택홀(16)을 포함한 제 2 층간 절연막(14)상에 다결정 실리콘층(17)을 증착한 후, 블랭크 에치 백(Blank Etch Back) 공정을 이용하여 상기 제 2 층간 절연막(14)상의 다결절 실리콘층(17)을 선택적으로 제거한다.After removing the patterned photoresist 15 as shown in FIG. 1C, a polycrystalline silicon layer 17 is deposited on the second interlayer insulating layer 14 including the contact hole 16, and then a blank etch back is formed. The polycrystalline silicon layer 17 on the second interlayer insulating layer 14 is selectively removed using a (Blank Etch Back) process.
그리고 상기 제 2 층간 절연막(14)을 식각공정을 이용하여 제거한 후, 상기 다결정 실리콘층(17)에 HSG(18)을 형성하여 커패시터의 스토리지 전극(19)을 형성한다.After the second interlayer insulating layer 14 is removed by an etching process, an HSG 18 is formed on the polycrystalline silicon layer 17 to form a storage electrode 19 of the capacitor.
도 1d에 도시한 바와 같이 상기 HSG(19)에 인(Phosphorus) 도핑 공정을 추가로 실시하여 상기 HGS(19) 표면에 분해된 불순물(즉, 인)을 흡착시킴과 동시에 HGS(19) 내부로 확산시켜 저 레벨 불순물 도핑층(20)을 형성한다.As shown in FIG. 1D, a phosphorous doping process is further performed on the HSG 19 to adsorb decomposed impurities (ie, phosphorus) on the surface of the HGS 19 and simultaneously into the HGS 19. Diffusion forms the low level impurity doped layer 20.
이때, 상기 저 레벨 불순물 도핑층(20)의 농도는 최고 1.0E20 atom/㎤이다. 이는 후 공정에서 약 6.0E20 atom/㎤ 정도의 불순물 농도는 갖는 플레이트 전극과 같은 셀 커패시터를 제조할 경우, 저농도 스토리지 전극에 의해 불순물 공핍 현상이 발생한다.At this time, the concentration of the low-level impurity doped layer 20 is at most 1.0E20 atom / cm 3. This is because in the subsequent process, when a cell capacitor such as a plate electrode having an impurity concentration of about 6.0E20 atom / cm 3 is produced, an impurity depletion phenomenon occurs by the low concentration storage electrode.
한편, 상기 HSG(18)에 인 도핑 공정은 PH3가스를 열처리하여 분해시킨다.On the other hand, the phosphorous doping process in the HSG 18 is decomposed by heat treatment of the PH 3 gas.
도 1e에 도시한 바와 같이 상기 결과물 상부에 유전체막(21)을 형성하고, 상기 유전체막(21)상에 커패시터의 플레이트 전극(22)을 형성한다.As shown in FIG. 1E, a dielectric film 21 is formed on the resultant, and a plate electrode 22 of a capacitor is formed on the dielectric film 21.
그러나 상기와 같은 종래의 반도체 장치의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional manufacturing method of the capacitor of the semiconductor device has the following problems.
저농도 스토리지 전극에 의해 불순물 공핍 현상이 발생하므로 기생 축전용량의 증가로 실제 커패시터의 축전용량을 열화시킨다.Impurity depletion occurs due to the low concentration storage electrode, which increases the parasitic capacitance, thereby degrading the actual capacitance of the capacitor.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 고농도 인 불순물을 함유한 절연막 즉, 높은 농도를 갖는 PSG를 HSG에 증착시켜 페이션스(pacitance) 특성을 향상시킬 수 있는 반도체 장치의 커패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, a method of manufacturing a capacitor of a semiconductor device that can improve the characteristics of the capacitance by depositing an insulating film containing a high concentration of impurities, that is, PSG having a high concentration on the HSG The purpose is to provide.
도 1a 내지 도 1e는 종래의 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도2A to 2E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
도 3은 종래와 본 발명의 C-V 곡선을 나타낸 도면3 is a view showing a C-V curve of the prior art and the present invention
도 4는 산화막과 HGS 계면에서의 인 불순물 거동을 나타낸 프로파일4 is a profile showing phosphorus impurity behavior at the oxide film and HGS interface
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 제 1 층간 절연막101 semiconductor substrate 102 first interlayer insulating film
103 : 스토리지 노드 104 : 제 2 층간 절연막103: storage node 104: second interlayer insulating film
105 : 포토레지스트 106 : 콘택홀105: photoresist 106: contact hole
107 : 다결정 실리콘 108 : HGS107: polycrystalline silicon 108: HGS
109 : 고농도 PSG 110 : 스토리지 전극109: high concentration PSG 110: storage electrode
111 : 유전체막 112 : 플레이트 전극111 dielectric film 112 plate electrode
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 커패시터 제조방법은, 반도체 기판 상에 실리콘층을 형성하고, 상기 실리콘층 표면에 HSG를 성장시켜 스토리지 전극을 형성하는 단계; 상기 HSG 상에 고농도의 PSG를 형성하는 단계; 상기 기판 결과물을 열처리하여 고농도 PSG 내의 인(P)을 HSG로 확산시키는 단계; 상기 PSG를 제거하는 단계; 및 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a silicon layer on a semiconductor substrate and growing a HSG on the surface of the silicon layer to form a storage electrode; Forming a high concentration of PSG on the HSG; Heat-treating the substrate product to diffuse phosphorus (P) in the high concentration PSG into the HSG; Removing the PSG; And sequentially forming a dielectric film and a plate electrode on the storage electrode.
여기서, 상기 고농도 PSG 형성은 LPCVD, PECVD 또는 스퍼터링 방법 중에서 어느 하나로 수행한다.Here, the high PSG formation is performed by any one of LPCVD, PECVD or sputtering methods.
또한, 상기 고농도 PSG 내의 인(P) 농도는 2∼20%로 함이 바람직하다.In addition, the phosphorus (P) concentration in the high concentration PSG is preferably set to 2 to 20%.
게다가, 상기 고농도 PSG는 30∼3000Å 두께로 형성함이 바람직하다.In addition, the high concentration PSG is preferably formed to a thickness of 30 ~ 3000Å.
상기 열처리는 전기로 열처리 또는 RTP 열처리 공정을 이용하여 500∼800℃에서 N2, O2및 PH3가스 분위기로 수행한다.The heat treatment is carried out in an N 2 , O 2 and PH 3 gas atmosphere at 500 ~ 800 ℃ using an electric furnace heat treatment or RTP heat treatment process.
부가해서, 상기 PSG 제거는 BOE 또는 HF를 사용하여 수행한다.In addition, the PSG removal is performed using BOE or HF.
(실시예)이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Embodiments Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
도 2a에 도시한 바와 같이 워드라인과 비트라인이 형성된 반도체 기판(101)상에 제 1 층간 절연막(102)을 형성하고, 상기 반도체 기판(101)이 노출되도록 상기 제 1 층간 절연막(102)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다.As shown in FIG. 2A, a first interlayer insulating layer 102 is formed on a semiconductor substrate 101 on which word lines and bit lines are formed, and the first interlayer insulating layer 102 is exposed to expose the semiconductor substrate 101. It is selectively etched to form a storage node contact hole.
그리고 상기 스토리지 노드 콘택홀을 포함한 제 1 층간 절연막(102)상에 폴리 실리콘층을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 스토리지 노드 콘택홀에 매립되는 스토리지 노드(103)를 형성한다.After depositing a polysilicon layer on the first interlayer insulating layer 102 including the storage node contact hole, a storage node 103 embedded in the storage node contact hole is formed using a CMP process and an etch back process. .
도 2b에 도시한 바와 같이 상기 스토리지 노드(103)를 포함한 전면에 제 2 층간 절연막(104)을 형성한 후, 상기 제 2 층간 절연막(104)상에 포토레지스트(105)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.As shown in FIG. 2B, after forming the second interlayer insulating film 104 on the entire surface including the storage node 103, the photoresist 105 is deposited on the second interlayer insulating film 104, and the exposure and Patterning is carried out using a developing process.
그리고 상기 패터닝된 포토레지스트(105)를 마스크로 이용한 식각공정을 통해 상기 스토리지 노드(103)가 노출되도록 상기 제 2 층간 절연막(104)을 선택적으로 식각하여 콘택홀(106)을 형성한다.The contact hole 106 is formed by selectively etching the second interlayer insulating layer 104 to expose the storage node 103 through an etching process using the patterned photoresist 105 as a mask.
도 2c에 도시한 바와 같이 상기 패터닝된 포토레지스트(105)를 제거한 후, 상기 콘택홀(106)을 포함한 제 2 층간 절연막(104)상에 다결정 실리콘층(107)을 증착한 후, 블랭크 에치 백(Blank Etch Back) 공정을 이용하여 상기 제 2 층간 절연막(104)상의 다결절 실리콘층(107)을 선택적으로 제거한다.After the patterned photoresist 105 is removed as shown in FIG. 2C, a polycrystalline silicon layer 107 is deposited on the second interlayer insulating layer 104 including the contact hole 106, and then a blank etch back is formed. The polycrystalline silicon layer 107 on the second interlayer insulating layer 104 is selectively removed using a (Blank Etch Back) process.
그리고 상기 제 2 층간 절연막(104)을 식각공정을 이용하여 제거한 후, 상기 다결정 실리콘층(107)에 HSG(108)을 형성한다.After the second interlayer insulating layer 104 is removed using an etching process, an HSG 108 is formed on the polycrystalline silicon layer 107.
도 1d에 도시한 바와 같이 상기 HSG(108)상에 LPCVD 또는 PECVD 그리고 스퍼터링 방법 중 어느 하나를 이용하여 고농도 PSG(109)를 형성한 후, 열처리 공정을 실시한다. 상기 열 공정의 결과, 상기 고농도 PSG(109) 내의 인(P) 불순물이 상기 HSG(108)로 확산, 즉, 도핑되어 고농도 스토리지 전극(110)이 형성된다. 이때, 도핑 효율은 상기 PSG(109)내 인 불순물 농도 및 열처리 조건에 따라 제어되고, 그때의 농도는 10E20 atom/㎤까지 가능하다.As shown in FIG. 1D, the PSG 109 is formed on the HSG 108 using any one of LPCVD, PECVD, and sputtering methods, and then heat treatment is performed. As a result of the thermal process, phosphorus (P) impurities in the high concentration PSG 109 are diffused, that is, doped into the HSG 108 to form the high concentration storage electrode 110. At this time, the doping efficiency is controlled according to the phosphorus impurity concentration and the heat treatment conditions in the PSG 109, the concentration at that time can be up to 10E20 atom / cm 3.
즉, 상기 고농도 PSG(109)의 인 불순물 농도는 2∼20%이다.That is, the phosphorus impurity concentration of the high concentration PSG 109 is 2 to 20%.
그리고 상기 고농도 PSG(109)의 두께는 30∼3000Å이고, 상기 열처리 공정은 N2, O2, PH3가스 분위기에서 전기로 열처리 또는 RTP 열처리 공정을 이용하며, 그 온도는 500∼800℃이다.The thick PSG 109 has a thickness of 30 to 3000 kPa, and the heat treatment is performed using an electric furnace heat treatment or an RTP heat treatment process in a N 2 , O 2 , or PH 3 gas atmosphere, and the temperature is 500 to 800 ° C.
도 2e에 도시한 바와 같이 상기 고농도 PSG(109)를 제거함과 동시에 상기 HSG(108) 표면에 확산되지 못하고 남아있는 인을 함유한 산화막(도면에 도시하지 않았음)을 제거한다.As shown in FIG. 2E, the high concentration PSG 109 is removed and an oxide film (not shown) containing phosphorus remaining on the surface of the HSG 108 is not diffused.
그리고 상기 결과물 상부에 유전체막(111)을 형성하고, 상기 유전체막(111)상에 커패시터의 플레이트 전극(112)을 형성한다.A dielectric film 111 is formed on the resultant, and a plate electrode 112 of a capacitor is formed on the dielectric film 111.
이상에서 설명한 바와 같이 본 발명의 반도체 장치의 커패시터 제조방법에 의하면, 고농도 PSG를 이용하여 고농도 인을 함유한 커패시터의 스토리지 전극을 형성하므로 도 3과 같이 종래의 커패시터에서 발생하는 공핍 축전용량의 영향을 극소화시킬 수 있는 효과가 있다.As described above, according to the method of manufacturing a capacitor of the semiconductor device of the present invention, since a storage electrode of a capacitor containing a high concentration of phosphorus is formed using a high concentration of PSG, the effect of depletion capacitance generated in a conventional capacitor as shown in FIG. There is an effect that can be minimized.
또한, 인 불순물은 실리콘내 분리 계수가 약 10정도 되기 때문에 인 불순물의 산화공정시 도 4와 같이 산화막과 실리콘 계면에 높은 농도로 재분포디어 인 불순물 자체의 특성을 이용하여 고농도 PSG내의 인을 HGS로 유도하여 고효율 도핑 농도를 구현할 수 있다.In addition, since the phosphorus impurity has a separation coefficient of about 10 in the silicon, the HGS phosphorus in the high-concentration PSG using the characteristics of the impurity itself, which is redistributed at a high concentration at the oxide film and the silicon interface, as shown in FIG. By inducing high efficiency doping concentration can be achieved.
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| KR10-2001-0087256A KR100447976B1 (en) | 2001-12-28 | 2001-12-28 | A method for manufacturing capacitor of semiconductor device |
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| KR (1) | KR100447976B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233735A (en) * | 1998-02-16 | 1999-08-27 | Nec Corp | Lower electrode structure, capacitor using the same and method of forming the same |
| JP2001085635A (en) * | 1999-09-10 | 2001-03-30 | Nec Corp | Fabrication method of semiconductor memory |
| KR20010069054A (en) * | 2000-01-12 | 2001-07-23 | 윤종용 | method for fabricating capacitor of semiconductor device |
| KR20010081211A (en) * | 2000-02-11 | 2001-08-29 | 윤종용 | Method for manufacturing capacitor of semiconductor device |
-
2001
- 2001-12-28 KR KR10-2001-0087256A patent/KR100447976B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233735A (en) * | 1998-02-16 | 1999-08-27 | Nec Corp | Lower electrode structure, capacitor using the same and method of forming the same |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030056915A (en) | 2003-07-04 |
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