KR100440523B1 - Method for planarizing semiconductor device to reduce step of surface of substrate and improve planarization - Google Patents

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KR100440523B1 KR1019970048045A KR19970048045A KR100440523B1 KR 100440523 B1 KR100440523 B1 KR 100440523B1 KR 1019970048045 A KR1019970048045 A KR 1019970048045A KR 19970048045 A KR19970048045 A KR 19970048045A KR 100440523 B1 KR100440523 B1 KR 100440523B1
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Abstract

PURPOSE: A method for planarizing a semiconductor device to reduce a step of the surface of a substrate and improve planarization by interposing an interlayer dielectric between upper and lower photoresist layers. CONSTITUTION: A planarization pattern of the first photoresist layer is formed in a predetermined region of a stepped upper surface of a substrate. An interlayer dielectric is formed on the upper surface of the pattern of the first photoresist layer. The second photoresist layer for planarization is formed on the upper surface of the interlayer dielectric. The pattern of the first photoresist layer is flowed at a temperature of 160 deg.C.

Description

반도체장치의 평탄화방법Planarization method of semiconductor device

본 발명은 반도체장치의 평탄화방법에 관한 것으로, 더욱 상세하게는 평탄화를 위한 상, 하 2중 감광막 사이에 층간막을 개재하여 기판 표면의 단차를 감소시킴과 아울러 평탄화를 향상시키도록 한 반도체장치의 평탄화방법에 관한 것이다.The present invention relates to a method of planarizing a semiconductor device, and more particularly, to planarizing a semiconductor device to reduce the level of the substrate surface and to improve the planarization through an interlayer film between the upper and lower double photosensitive films for planarization. It is about a method.

일반적으로 널리 알려진 바와 같이, 전자기기와 정보기기의 메모리용량이 대용량화함에 따라 DRAM과 같은 메모리용 반도체소자가 고집적화하고 반도체소자의 사이즈가 증대하고 있다. 또한, 전자기기와 정보기기의 고속화 추세에 맞추어 반도체소자의 동작속도 또한 고속화하고 있다. 이와 더불어, 전기기기와 정보기기의 다기능화가 진행됨에 따라 반도체소자의 입, 출력단자 수가 증가하고 있다. 이와 같이, 반도체소자의 고집적화 및 고성능화가 진행됨에 따라 반도체소자의 제조공정이 점차 까다로워지고 또한 복잡해지고 있다.As is generally known, as memory capacities of electronic devices and information devices are increased, memory semiconductor devices such as DRAM are highly integrated and semiconductor devices are increasing in size. In addition, in accordance with the trend of increasing the speed of electronic devices and information devices, the operating speed of semiconductor devices has also increased. In addition, the number of input and output terminals of semiconductor devices is increasing as the multifunction of electric devices and information devices is progressed. As described above, as the integration and performance of semiconductor devices become more advanced, the manufacturing process of semiconductor devices becomes increasingly difficult and complicated.

이러한 측면을 고려하여 최근에는 기존의 DRAM에 LOGIC을 혼합한 형태의 MDL(merged DRAM & LOGIC)이 개발되기 시작하였다. 상기 MDL의 제조공정은 서로 다른 형태의 회로들을 하나의 반도체칩에 형성하여야 하기 때문에 기존의 DRAM 제조공정과는 다른 많은 문제점들을 안고 있었다. 그 중의 하나가 DRAM셀부와 로직부 사이에 단차가 크게 발생하는 것이었다.Considering these aspects, recently, merged DRAM & LOGIC (MDL), which combines LOGIC with existing DRAM, has been developed. The manufacturing process of the MDL has many problems different from the conventional DRAM manufacturing process because different types of circuits must be formed on a single semiconductor chip. One of them was a large step between the DRAM cell portion and the logic portion.

일반적인 DRAM의 경우, 금속배선을 위한 금속층을 적층하기 전까지 진행된 웨이퍼의 상부면에는 단차가 크게 발생하지 않기 때문에 단순 공정에 의해 상기 웨이퍼의 상부면 평탄화가 용이하였다.In the case of a general DRAM, since the step is not largely generated on the upper surface of the wafer that is advanced until the metal layer for metal wiring is stacked, the top surface of the wafer is easily flattened by a simple process.

하지만, MDL의 경우, 웨이퍼의 상부면에는 큰 단차가 발생하기 때문에 단순 공정에 의해 상기 웨이퍼의 상부면 평탄화가 용이하지 않았다. 가령, 도 1에 도시된 바와 같이, DRAM셀부와 로직부 사이의 단차가 1.4μm이고 100mm의 트렌치 폭이 형성된 반도체 웨이퍼인 기판(10)의 상부면 전체에 금속배선을 위한 일정 두께의 금속층(도시 안됨)을 적층하고 나서 감광막(11)을 상기 금속층에 스핀코팅하고 나면, 감광막(11)이 DRAM셀부의 상부면에 얇게 코팅되는 반면에 로직부의 상부면에 두껍게 코팅된다.However, in the case of MDL, since a large step occurs in the upper surface of the wafer, it is not easy to planarize the upper surface of the wafer by a simple process. For example, as illustrated in FIG. 1, a metal layer having a predetermined thickness for metal wiring is formed on the entire upper surface of the substrate 10, which is a semiconductor wafer having a step width of 1.4 μm and a trench width of 100 mm, between the DRAM cell portion and the logic portion. After the spin coating of the photoresist film 11 on the metal layer, the photoresist film 11 is thickly coated on the top surface of the DRAM cell portion, while the top surface of the logic portion is thickly coated.

이러한 경우, 상기 감광막(11)의 패턴을 금속배선의 패턴에 상응하도록 패터닝하고 나서 백엔드(back end) 식각공정을 이용하여 상기 금속층을 식각하면, 상기 DRAM셀부에서는 CD(critical dimension)가 높아지는 반면에 상기 로직부에서는 CD가 낮아진다. 이로 인해, 일정한 미세 선폭의 패턴들이 기판(10)의 DRAM셀부와 로직부에서 모두 동일하게 형성되어야 함에도 불구하고 실제로는 각각 다르게 형성되는 문제점이 있었다.In this case, when the pattern of the photoresist layer 11 is patterned to correspond to the pattern of the metal wiring, and then the metal layer is etched by using a back end etching process, a critical dimension (CD) is increased in the DRAM cell portion. In the logic section, the CD is lowered. As a result, although the patterns having a predetermined fine line width should be formed in the DRAM cell portion and the logic portion of the substrate 10 in the same manner, there is a problem in that they are actually formed differently.

그래서, 종래에는 MDL의 큰 단차를 개선하기 위해 웨이퍼의 상부면에 하부층의 제 1 감광막과 상부층의 제 2 감광막으로 이루어진 2중 코팅층을 평탄화층으로서 활용하여 왔다.Thus, in order to improve the large step of the MDL, a double coating layer composed of the first photoresist film of the lower layer and the second photoresist film of the upper layer has been utilized as the planarization layer on the upper surface of the wafer.

도 2는 종래 기술에 의한 반도체장치의 평탄화방법에 적용된 2중코팅 구조의 평탄화층을 나타낸 단면도이다. 설명의 편의상 금속배선을 위한 금속층을 적층하기 전까지 공정처리된 기판을 기준으로 설명하기로 한다.2 is a cross-sectional view illustrating a planarization layer of a double coating structure applied to a method of planarization of a semiconductor device according to the related art. For convenience of description, the process will be described based on the processed substrate until the metal layer for the metal wiring is laminated.

도 2에 도시된 바와 같이, 반도체 웨이퍼인 기판(10)의 상부면 중앙부의 DRAM부와, 기판(10)의 가장자리부의 로직부 사이에 큰 단차가 존재하고, 상기 기판(10)의 DRAM부와 로직부의 상부면에 제 1 감광막(21)과 제 2 감광막(23)으로 이루어진 평탄화층이 2중 코팅되어 있다. 여기서, DRAM셀부와 로직부 사이의 단차가 1.4μm이고 트렌치 폭이 100mm이다.As shown in FIG. 2, there is a large step between the DRAM portion of the center of the upper surface of the substrate 10, which is a semiconductor wafer, and the logic portion of the edge portion of the substrate 10, and the DRAM portion of the substrate 10. The planarization layer including the first photoresist film 21 and the second photoresist film 23 is coated on the upper surface of the logic part. Here, the step between the DRAM cell portion and the logic portion is 1.4 μm and the trench width is 100 mm.

이와 같이 구성된 평탄화구조를 위한 평탄화방법을 도 3를 참조하여 설명하면 다음과 같다. 도 3은 종래 기술에 의한 반도체장치의 평탄화방법을 나타낸 플로우차트이다.A planarization method for the planarization structure configured as described above will be described with reference to FIG. 3. 3 is a flowchart showing a planarization method of a semiconductor device according to the prior art.

도 3에 도시된 바와 같이, 단계(S1)에서는 먼저, 기판(10) 예를 들어 반도체 웨이퍼를 MDL의 금속배선을 위한 금속층을 적층하기 전까지 공정처리한다. 여기서, 기판(10)의 상부면 중앙부에는 DRAM셀부가 위치하고, 기판(10)의 상부면 가장자리부에는 DRAM의 주변회로 및 로직회로들의 패턴이 형성된 로직부가 위치한다. 상기 DRAM셀부와 로직부의 구조적인 차이로 인하여 이들 양자 사이에 1.4μm의 비교적 큰 단차가 존재한다.As shown in FIG. 3, in step S1, a substrate 10, for example, a semiconductor wafer is first processed until a metal layer for metal wiring of an MDL is laminated. Here, the DRAM cell portion is located at the center of the upper surface of the substrate 10, and the logic portion formed with a pattern of peripheral circuits and logic circuits of the DRAM is positioned at the edge of the upper surface of the substrate 10. Due to the structural difference between the DRAM cell portion and the logic portion, there is a relatively large step of 1.4 mu m between them.

이러한 상태에서 상기 단차를 감소시키기 위해 상기 기판(10)의 상부면 전체에 평탄화층인 제 1 감광막(21)을 1.6μm 두께로 스핀코팅한다.In this state, in order to reduce the step, the first photosensitive film 21, which is a planarization layer, is spin-coated to a thickness of 1.6 μm over the entire upper surface of the substrate 10.

단계(S2)에서는 상기 제 1 감광막(21)을 노광 및 후노광경화(post-exposure bake) 공정으로 처리하고 나서 현상 및 후현상경화(post-develop bake)공정으로 처리한다. 한편, 제 1 감광막(21)은 160℃의 온도에서 130초의 시간동안 후현상경화공정에 의해 처리되는 동안 플로우된다.In step S2, the first photoresist film 21 is treated by an exposure and post-exposure bake process, followed by a development and post-develop bake process. On the other hand, the first photosensitive film 21 is flowed while being processed by the post-development curing process at a temperature of 160 ° C. for a period of 130 seconds.

단계(S3)에서는 제 1 감광막(21)의 상부면에 제 2 감광막(23)을 1.06μm 두께로 스핀코팅한다.In step S3, the second photoresist layer 23 is spin-coated on the upper surface of the first photoresist layer 21 to a thickness of 1.06 μm.

단계(S4)에서는 상기 제 2 감광막(23)을 노광 및 후노광경화(post-exposure bake) 공정으로 처리하고 나서 현상 및 후현상경화(post-develop bake)공정으로 처리하여 기판(10)의 평탄화를 완료한다.In step S4, the second photoresist layer 23 is treated by an exposure and post-exposure bake process, followed by a development and post-development bake process to planarize the substrate 10. To complete.

그러나, 종래의 평탄화방법에서는 기판(10)의 단차진 상부면에 제 1 감광막(21)과 제 2 감광막(23)을 2중 코팅하기 때문에 트렌치 폭이 100μm 이상인 경우, 50% 이상의 평탄화를 얻는데 한계가 있었다. 이와 같이 기판(10)의 평탄화가 충분히 이루어지지 않은 상태에서 금속배선공정을 완료하고 나면, 기판(10)의 DRAM셀부와 로직부에서 CD변화 등의 문제점이 여전히 존재하여 왔다.However, in the conventional planarization method, since the first photoresist film 21 and the second photoresist film 23 are double coated on the stepped upper surface of the substrate 10, when the trench width is 100 μm or more, there is a limit in obtaining planarization of 50% or more. There was. As described above, after the metallization process is completed in a state where the planarization of the substrate 10 is not sufficiently performed, there are still problems such as CD change in the DRAM cell portion and the logic portion of the substrate 10.

또한, 종래의 평탄화방법에서는 제 2 감광막(23)이 제 1 감광막(21) 위에 직접 접촉하여 기판(10)의 중앙부인 DRAM셀부 상의 제 1 감광막(21)을 특히 많이 용해시키는 문제점이 있었다.In addition, in the conventional planarization method, there is a problem in that the second photoresist film 23 directly contacts the first photoresist film 21 and dissolves the first photoresist film 21 on the DRAM cell portion, which is the center portion of the substrate 10, in particular.

이를 좀 더 상세히 언급하면, 종래의 2중 코팅방법과 동일한 방법을 아무런 공정이 처리되지 않은 기판에 적용하고 나서 상기 기판의 일측 가장자리에서 중앙부를 거쳐 대향하는 타측 가장자리부까지 일정 간격을 두고 10지점에서 감광막의 총 두께를 측정하여 보면 도 7에 도시된 바와 같다.In more detail, the same method as the conventional double coating method is applied to a substrate which is not subjected to any process, and then at 10 points with a predetermined interval from one edge of the substrate to the other edge facing the center. The total thickness of the photoresist film is measured and shown in FIG. 7.

즉, 기판의 중앙부에서의 감광막의 총 두께가 14600Å이고, 기판의 가장자리부에서의 감광막의 총 두께가 23600Å로 나타났다. 따라서, 기판의 중앙부와 가장자리부 사이에서 감광막의 총 두께 차이가 9000Å 정도 발생하였는데 이는 중앙부의 제 1 감광막(21)이 제 2 감광막(23)에 의해 용해되었고 제 1 감광막(21)의 용해된 함몰부에 제 2 감광막(23)이 들어갔기 때문이다. 물론, 기판의 가장자리부에서도 제 1 감광막(21)이 3000Å 정도 용해되었음을 알 수 있었다.That is, the total thickness of the photosensitive film at the center portion of the substrate was 14600 mm 3, and the total thickness of the photosensitive film at the edge portion of the substrate was 23600 mm 3. Accordingly, the total thickness difference of the photoresist film was about 9000 Å between the center portion and the edge portion of the substrate. It is because the 2nd photosensitive film 23 entered into the part. Of course, it was found that the first photosensitive film 21 was dissolved at about 3000 kPa even at the edge of the substrate.

따라서, 본 발명의 목적은 트렌치 폭이 넓은 기판의 상부면에서의 평탄화를 향상시키도록 한 반도체장치의 평탄화방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a planarization method of a semiconductor device to improve planarization on the upper surface of a substrate having a wide trench width.

도 1은 일반적인 MDL(merged DRAM & LOGIC)의 표면 단차를 나타낸 단면도.1 is a cross-sectional view showing a surface step of a typical MDL (merged DRAM & LOGIC).

도 2는 종래 기술에 의한 반도체장치의 평탄화방법에 적용된 2중코팅 구조의 평탄화층을 나타낸 단면도.2 is a cross-sectional view showing a planarization layer of a double coating structure applied to the method of planarization of a semiconductor device according to the prior art.

도 3은 종래 기술에 의한 반도체장치의 평탄화방법을 나타낸 플로우차트.3 is a flowchart showing a planarization method of a semiconductor device according to the prior art.

도 4는 본 발명에 의한 반도체장치의 평탄화방법에 적용된 2중코팅 구조의 평탄화층을 나타낸 단면도.Figure 4 is a cross-sectional view showing a planarization layer of a double coating structure applied to the planarization method of a semiconductor device according to the present invention.

도 5a 내지 도 5d는 본 발명에 의한 반도체장치의 평탄화방법을 나타낸 단면공정도.5A to 5D are cross sectional process views showing a planarization method of a semiconductor device according to the present invention.

도 6은 본 발명에 의한 다른 반도체장치의 평탄화방법에 적용된 2중코팅 구조의 평탄화층을 나타낸 단면도.6 is a cross-sectional view illustrating a planarization layer of a double coating structure applied to another semiconductor device planarization method according to the present invention.

도 7은 본 발명에 의한 반도체장치의 평탄화방법과 종래 기술에 의한 반도체장치의 평탄화방법의 적용시 웨이퍼의 위치별 2중 코팅층의 두께 변화를 나타낸 그래프.7 is a graph showing the thickness change of the double coating layer for each position of the wafer when the method of planarizing the semiconductor device according to the present invention and the method of planarizing the semiconductor device according to the prior art are applied.

<도면의주요부분에대한부호의설명>Explanation of symbols on the main parts of the drawing

10: 기판 11: 감광막 21: 제 1 감광막 23: 제 2 감광막 30: 기판 31: 제 1 감광막 33: 층간막 35: 제 2 감광막DESCRIPTION OF REFERENCE NUMERALS 10 substrate 11 photosensitive film 21 first photosensitive film 23 second photosensitive film 30 substrate 31 first photosensitive film 33 interlayer film 35 second photosensitive film

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 평탄화방법은 트렌치 폭이 넓은 영역에 상, 하 제 1, 2 감광막을 2중코팅하고, 상기 제 1, 2 감광막 사이에 층간막을 형성하는 것을 특징으로 한다.The planarization method of the semiconductor device according to the present invention for achieving the above object is to double coat the upper and lower first and second photoresist films in a wide trench width, and to form an interlayer film between the first and second photoresist films. It features.

따라서, 본 발명은 층간막으로 하여금 제 2 감광막이 제 1 감광막을 용해하는 것을 방지시키고 또한 별다른 공정 추가없이도 포토공정만으로도 평탄화를 향상시켜 CD변화 등의 문제점을 해결할 수 있다.Accordingly, the present invention prevents the second photoresist from dissolving the first photoresist and also improves the planarization even through a photo process without any additional process, thereby solving problems such as CD change.

이하, 본 발명에 의한 반도체장치의 평탄화방법을 첨부한 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.Hereinafter, a planarization method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part same as a conventional part.

도 4는 본 발명에 의한 반도체장치의 평탄화방법에 적용된 2중코팅 구조의 평탄화층을 나타낸 단면도이다. 설명의 편의상 금속배선을 위한 금속층을 적층하기 전까지 공정처리된 기판을 기준으로 설명하기로 한다.4 is a cross-sectional view illustrating a planarization layer of a double coating structure applied to the planarization method of a semiconductor device according to the present invention. For convenience of description, the process will be described based on the processed substrate until the metal layer for the metal wiring is laminated.

도 4에 도시된 바와 같이, 반도체 웨이퍼인 기판(10)의 상부면 중앙부의 DRAM셀부와, 기판(10)의 상부면 가장자리부의 로직부 사이에 큰 단차가 존재하고, 상기 로직부의 상부면에만 제 1 감광막(31)의 패턴이 형성되어 있고, 상기 DRAM부와 제 1 감광막(31)의 상부면에 층간막(33)이 형성되어 있고, 상기 층간막(33)의 상부면에 제 2 감광막(35)이 형성되어 있다. 여기서, DRAM셀부와 로직부 사이의 단차가 1.4μm이고 트렌치 폭이 100mm이다.As shown in FIG. 4, a large step exists between the DRAM cell portion in the center of the upper surface of the substrate 10, which is a semiconductor wafer, and the logic portion of the edge of the upper surface of the substrate 10, and is formed only on the upper surface of the logic portion. A pattern of the first photosensitive film 31 is formed, an interlayer film 33 is formed on the upper surface of the DRAM portion and the first photosensitive film 31, and a second photosensitive film ( 35) is formed. Here, the step between the DRAM cell portion and the logic portion is 1.4 μm and the trench width is 100 mm.

이와 같이 구성된 평탄화구조를 위한 평탄화방법을 도 5a 내지 도 5d를 참조하여 설명하기로 한다. 도 5a 내지 도 5d는 본 발명에 의한 반도체장치의 평탄화방법을 나타낸 단면공정도이다.The planarization method for the planarization structure configured as described above will be described with reference to FIGS. 5A to 5D. 5A to 5D are cross sectional process views showing a planarization method of a semiconductor device according to the present invention.

도 5a에 도시된 바와 같이, 먼저, 기판(10) 예를 들어 반도체 웨이퍼를 MDL의 금속배선을 위한 금속층을 적층하기 전까지 공정처리한다. 여기서, 기판(10)의 상부면 중앙부에는 DRAM셀부가 위치하고, 기판(10)의 상부면 가장자리부에는 DRAM의 주변회로 및 로직회로들의 패턴이 형성된 로직부가 위치한다. 상기 DRAM셀부와 로직부의 구조적인 차이로 인하여 이들 양자 사이에 1.4μm의 비교적 큰 단차가 존재한다.As shown in FIG. 5A, first, a substrate 10, for example, a semiconductor wafer is processed until a metal layer for metal wiring of an MDL is laminated. Here, the DRAM cell portion is located at the center of the upper surface of the substrate 10, and the logic portion formed with a pattern of peripheral circuits and logic circuits of the DRAM is positioned at the edge of the upper surface of the substrate 10. Due to the structural difference between the DRAM cell portion and the logic portion, there is a relatively large step of 1.4 mu m between them.

이러한 상태에서 상기 단차를 감소시키기 위해 상기 기판(10)의 상부면 전체에 평탄화층인 제 1 감광막(31)을 1.6μm 두께로 스핀코팅한다.In this state, in order to reduce the step, the first photoresist layer 31, which is a planarization layer, is spin-coated to a thickness of 1.6 μm over the entire upper surface of the substrate 10.

도 5b에 도시된 바와 같이, 상기 DRAM셀부를 노출시키기 위한 포토마스크를 이용하여 상기 제 1 감광막(31)을 통상의 노광과 현상공정으로 처리하여 상기 DRAM셀부를 제외한 로직부의 상부면에만 제 1 감광막(31)의 패턴을 형성한다. 이때, DRAM셀부에 인접한 제 1 감광막(31)의 측단면이 거의 수직면을 이루고 있다.As shown in FIG. 5B, the first photoresist layer 31 is subjected to a normal exposure and development process using a photomask for exposing the DRAM cell portion, so that only the first photoresist layer is formed on the upper surface of the logic portion except for the DRAM cell portion. A pattern of 31 is formed. At this time, the side end surface of the first photosensitive film 31 adjacent to the DRAM cell portion is almost vertical.

도 5c에 도시된 바와 같이, 상기 제 1 감광막(31)의 패턴을 160℃의 온도에서 플로우시킨다. 따라서, 제 1 감광막(31)의 측단면이 수직면으로부터 완만한 경사면으로 전환된다.As shown in FIG. 5C, the pattern of the first photosensitive film 31 is flowed at a temperature of 160 ° C. Thus, the side end surface of the first photosensitive film 31 is switched from the vertical plane to the gentle inclined plane.

도 5d에 도시된 바와 같이, 상기 DRAM셀부와 상기 제 1 감광막(31)의 상부면 전체에 평탄화층인 층간막(33)을 300-3000Å의 두께, 바람직하게는 300-1000Å의 두께, 더욱 바람직하게는 600Å의 두께로 스핀코팅하여 단차를 감소시킨다. 여기서, 층간막(33)으로는 유기물질의 탑반사방지막(top antireflective coating: TAR) 또는 폴리비닐 알콜막과 같은 보호막이 사용 가능하다. 물론, 층간막(33)을 제 1 감광막(31)의 패턴의 상부면에만 형성하여도 무방하다.As shown in Fig. 5D, the interlayer film 33, which is a planarization layer, is formed on the entire upper surface of the DRAM cell portion and the first photoresist layer 31, and has a thickness of 300-3000 kPa, preferably 300-1000 kPa, more preferably. Preferably, the step is reduced by spin coating to a thickness of 600Å. In this case, a protective film such as a top antireflective coating (TAR) or a polyvinyl alcohol film may be used as the interlayer film 33. Of course, the interlayer film 33 may be formed only on the upper surface of the pattern of the first photosensitive film 31.

이어서, 상기 층간막(33)의 상부면 전체에 평탄화층인 제 2 감광막(35)을 1.06μm 두께로 스핀코팅한다. 여기서, 제 2 감광막(35) 대신에 크레졸 노볼락 레진(cresol novolak resin) 또는 폴리비닐 페놀의 코팅층을 사용하여도 무방하다.Subsequently, the second photoresist film 35, which is a planarization layer, is spin-coated on the entire upper surface of the interlayer film 33 to a thickness of 1.06 μm. Here, instead of the second photosensitive film 35, a coating layer of cresol novolak resin or polyvinyl phenol may be used.

이후, 상기 제 2 감광막(35)을 노광 및 후노광경화(post-exposure bake) 공정으로 처리하고 나서 현상 및 후현상경화(post-develop bake)공정으로 처리하여 기판(10)의 평탄화를 완료한다.Subsequently, the second photoresist film 35 is treated by an exposure and post-exposure bake process and then subjected to a development and post-develop bake process to complete planarization of the substrate 10. .

따라서, 본 발명은 제 1 감광막(31)과 제 2 감광막(35) 사이에 층간막(33) 을 개재하여 단차를 감소시킬 수 있다. 또한 본 발명은 층간막(33)을 이용하여 제 2 감광막(35)에 의한 제 1 감광막(31)의 용해를 방지할 수 있다.Therefore, in the present invention, the step difference can be reduced through the interlayer film 33 between the first photosensitive film 31 and the second photosensitive film 35. In addition, the present invention can prevent dissolution of the first photosensitive film 31 by the second photosensitive film 35 by using the interlayer film 33.

이를 좀 더 상세히 언급하면, 본 발명의 2중 코팅방법과 동일한 방법을 아무런 공정이 처리되지 않은 기판에 적용하고 나서 상기 기판의 일측 가장자리에서 중앙부를 거쳐 대향하는 타측 가장자리부까지 일정 간격을 두고 10지점에서 감광막의 총 두께를 측정하여 보면 도 7에 도시된 바와 같다.In more detail, the same method as the double coating method of the present invention is applied to a substrate which is not subjected to any process, and then 10 points are spaced from one edge of the substrate to the other edge portion facing through the center portion. The total thickness of the photoresist film is measured as shown in FIG. 7.

즉, 기판의 중앙부와 가장자리부에서의 평탄화층의 총 두께 차이가 500Å로 감소되었으며 기판의 중앙부와 가장자리부에서도 제 1 감광막이 용해되지 않았음을 알 수 있다.That is, it can be seen that the total thickness difference between the planarization layers at the center and the edge of the substrate was reduced to 500 mm and the first photoresist film was not dissolved at the center and the edge of the substrate.

이하, 본 발명에 의한 다른 반도체장치의 평탄화방법을 도 6을 참조하여 상세히 설명하기로 한다.Hereinafter, another semiconductor device planarization method according to the present invention will be described in detail with reference to FIG.

도 6은 본 발명에 의한 다른 반도체장치의 평탄화방법에 적용된 2중코팅 구조의 평탄화층을 나타낸 단면도이다. 설명의 편의상 금속배선을 위한 금속층을 적층하기 전까지 공정처리된 기판을 기준으로 설명하기로 한다.6 is a cross-sectional view illustrating a planarization layer of a double coating structure applied to another semiconductor device planarization method according to the present invention. For convenience of description, the process will be described based on the processed substrate until the metal layer for the metal wiring is laminated.

도 6에 도시된 바와 같이, 제 1 감광막(31)을 DRAM셀부와 로직부 전체에 코팅한 채 층간막(33)과 제 2 감광막(35)을 코팅하는 것을 제외하면, 도 6a 내지 도6d에 도시한 평탄화방법과 거의 동일하다. 여기서, 층간절연막(35)의 두께가 300-1000Å이다.As shown in FIG. 6, except that the interlayer film 33 and the second photosensitive film 35 are coated with the first photosensitive film 31 coated on the entire DRAM cell portion and the logic portion, FIGS. 6A to 6D. It is almost the same as the planarization method shown. Here, the thickness of the interlayer insulating film 35 is 300-1000 kPa.

이와 같이 구성된 평탄화구조를 위한 평탄화방법은 도 5a 내지 도 5d에 도시한 바와 거의 동일하므로 이에 대한 상세한 기술을 생략하기로 한다.The planarization method for the planarization structure configured as described above is almost the same as illustrated in FIGS. 5A to 5D, and thus detailed description thereof will be omitted.

이상에서 살펴본 바와 같이, 본 발명에 의한 반도체장치의 평탄화방법은 단차가 큰 반도체 웨이퍼의 상부면에 제 1 감광막과 제 2 감광막 및 상기 제 1, 2 감광막 사이의 층간막으로 이루어진 평탄화막을 코팅한다.As described above, in the planarization method of the semiconductor device according to the present invention, a planarization film including a first photoresist film, a second photoresist film, and an interlayer film between the first and second photoresist films is coated on an upper surface of a semiconductor wafer having a large step.

따라서, 본 발명은 층간막을 이용하여 제 2 감광막에 의한 제 1 감광막의 용해를 방지함과 아울러 단차를 감소시켜 MDL의 DRAM셀부와 로직부에서의 CD를 동일한 치수로 형성할 수 있다.Therefore, the present invention can prevent the dissolution of the first photoresist film by the second photoresist film using an interlayer film, and reduce the step so that CDs in the DRAM cell portion and the logic portion of the MDL can be formed to the same dimension.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

Claims (17)

기판의 단차진 상부면의 소정 영역에 평탄화용 제 1 감광막의 패턴을 형성하는 단계;Forming a pattern of the first photoresist film for planarization in a predetermined region of the stepped upper surface of the substrate; 상기 제 1 감광막의 패턴의 상부면에 층간막을 형성하는 단계; 그리고Forming an interlayer film on an upper surface of the pattern of the first photoresist film; And 상기 층간막의 상부면에 평탄화용 제 2 감광막을 형성하는 단계를 포함하는 반도체장치의 평탄화방법.Forming a second photoresist film for planarization on an upper surface of the interlayer film. 제 1 항에 있어서, 상기 제 1 감광막의 패턴을 플로우시키는 것을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the pattern of the first photosensitive film is flowed. 제 2 항에 있어서, 상기 제 1 감광막의 패턴을 160℃의 온도에서 플로우시키는 것을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 2, wherein the pattern of the first photosensitive film is flowed at a temperature of 160 ° C. 제 1 항에 있어서, 상기 층간막을 이용하여 상기 제 2 감광막이 상기 제 1 감광막을 직접 접촉하여 용해시키는 것을 방지하는 것을 특징으로 하는 반도체장치의 평탄화방법.2. The method of claim 1, wherein the second photosensitive film is prevented from directly contacting and dissolving the first photosensitive film by using the interlayer film. 제 1항에 있어서, 상기 층간막으로서 탑반사방지막(top antireflective coating)을 사용하는 것을 특징으로 하는 반도체장치의 평탄화방법.2. The method of claim 1, wherein a top antireflective coating is used as the interlayer film. 제 1 항에 있어서, 상기 층간막으로서 폴리비닐 알콜의 보호막을 사용하는 것을 특징으로 하는 반도체장치의 평탄화방법.A method according to claim 1, wherein a protective film of polyvinyl alcohol is used as the interlayer film. 제 5 항 또는 제 6 항에 있어서, 상기 층간막을 300-3000Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.7. The method for flattening a semiconductor device according to claim 5 or 6, wherein the interlayer film is formed to a thickness of 300-3000 kPa. 제 7 항에 있어서, 상기 층간막을 300-1000Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.8. The method of claim 7, wherein the interlayer film is formed to a thickness of 300-1000 kPa. 제 8 항에 있어서, 상기 층간막을 600Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.10. The method of claim 8, wherein the interlayer film is formed to a thickness of 600 GPa. 제 1 항에 있어서, 상기 제 2 감광막을 대신하여 크레졸 노볼락 수지막을 사용하는 것을 특징으로 하는 반도체장치의 평탄화방법.2. The method of claim 1, wherein a cresol novolac resin film is used in place of the second photosensitive film. 제 1 항에 있어서, 상기 제 2 감광막을 대신하여 폴리비닐 페놀막을 사용하는 것을 특징으로 하는 반도체장치의 평탄화방법.A method according to claim 1, wherein a polyvinyl phenol film is used in place of the second photosensitive film. 제 1 항에 있어서, 상기 상부면이 MDL(merged DRAM & LOGIC)의 금속배선 공정이 진행되기 직전의 상부면인 것을 특징으로 하는 반도체장치의 평탄화방법.The planarization method of a semiconductor device according to claim 1, wherein the upper surface is an upper surface immediately before a metallization process of a merged DRAM & LOGIC (MDL) process is performed. 제 1 항에 있어서, 상기 소정 영역이 MDL의 DRAM셀부의 부위보다 낮은 로직부인 것을 특징으로 하는 반도체장치의 평탄화방법.2. The method of claim 1, wherein the predetermined region is a logic portion lower than a portion of the DRAM cell portion of the MDL. 제 1 항에 있어서, 상기 제 1 감광막을 1.6μm의 두께로 스핀코팅한 것을 특징으로 하는 반도체장치의 평탄화방법.2. The method of claim 1, wherein the first photosensitive film is spin coated to a thickness of 1.6 mu m. 제 1 항에 있어서, 상기 제 2 감광막을 1.06μm의 두께로 스핀코팅한 것을 특징으로 하는 반도체장치의 평탄화방법.2. The method of claim 1, wherein the second photoresist film is spin coated to a thickness of 1.06 m. 제 1 항에 있어서, 상기 층간막을 상기 제 1 감광막의 패턴의 상부면에만 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.2. The method of claim 1, wherein the interlayer film is formed only on an upper surface of the pattern of the first photosensitive film. 기판의 단차진 상부면 전체에 평탄화용 제 1 감광막의 패턴을 형성하는 단계;Forming a pattern of the first photoresist film for planarization on the entire stepped upper surface of the substrate; 상기 제 1 감광막의 패턴의 상부면에 층간막을 형성하는 단계; 그리고Forming an interlayer film on an upper surface of the pattern of the first photoresist film; And 상기 층간막의 상부면에 평탄화용 제 2 감광막을 형성하는 단계를 포함하는 반도체장치의 평탄화방법.Forming a second photoresist film for planarization on an upper surface of the interlayer film.
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