KR100431687B1 - 반도체 장치 형성 방법 - Google Patents

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Abstract

깊은 갭의 SOG막을 큐어링하는 방법이 개시된다. 본 방법에서는, 좁은 틈을 가지는 기판에 SOG막을 도포하기 전에 먼저 라이너막을 좁은 틈을 이루는 기판 표면에 적층하고 SOG 큐어링을 실시하는 것을 특징으로 한다. SOG막에 대한 큐어링은 오존에 자외선을 조사하거나, 산소 플라즈마를 형성하거나, 1000도씨 이상의 고온에서 산소 및 수소를 공급할 때 발생하는 산소 라디칼이 존재하는 환경에서 이루어지는 것이 바람직하다. SOG막으로는 실리콘 산화막으로의 전화도를 높일 수 있는 폴리실라제인(polysilazane) 계통의 물질이 바람직하다.

Description

반도체 장치 형성 방법 {METHOD OF FORMING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 형성방법에 관한 것으로, 보다 상세하게는 SOG(Spin On Glass)막을 큐어링하여 사용하는 반도체 장치 형성방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 기판에 형성되는 패턴의 폭은 점차 줄어들고, 상대적으로 막 두께는 일정 이상으로 유지되어야 할 경우가 많다. 가령,트렌치 소자 분리에서 소자 분리막의 폭은 줄지만 깊이는 일정 이상이 요구되므로, 형성되는 트렌치의 가로세로비는 커진다. 콘택 플러그나 비아를 형성함에 있어서도 좁은 영역에 깊은 콘택홀을 형성하게 되므로 층간 절연막에 형성되는 콘택홀의 가로세로비는 점차 증가한다. 단차가 심하게 형성된 기판에 물질막을 적층하여 좁은 공간을 채움에 있어서, 폴리실리콘이나 텅스텐 등은 CVD로 형성되는 막의 갭 필 능력이 우수하나, 실리콘 산화막의 경우는 갭필 능력이 상대적으로 낮아 공정상 문제점을 초래하게 된다.
이런 갭필의 문제를 해결하기 위한 방법으로, 오존 TEOS(Tetra Ethyle Ortho Silicate) USG(Undoped Silicate Glass)나 HDP(High Density Plasma) CVD(Chemical Vapor Deposition)를 사용하는 방법이 제시되었다. 그러나, 이들 HDP CVD 등을 이용한 산화막 적층도 트렌치 가로세로비가 가령 5 정도인 트렌치를 충분히 채울 수 없는 경우가 많아 SOG(Spin On Glass) 방식의 실리콘 산화막을 사용하는 방법이 대안으로 제시되었다.
SOG는 도포(coating) 방식으로 기판에 적층되며, 처음 액상 혹은 졸(sol) 상태를 가지므로 갭 필(gap fill)특성이 좋고, 단차를 줄이는 효과를 가질 수 있다. 종래에 SOG막은 기판 평탄화를 위한 보조막으로 주로 사용되고, 최종적으로 반도체 장치를 이루는 구조막으로는 적합하지 않은 것으로 생각되었다. 최근, SOG막의 구조를 보다 치밀하게 할 수 있는 여러 가지 물질과 방법이 연구, 개발되고 있다.
종래의 SOG막의 하나인 HSQ(hydro silsesquioxane)막의 사용을 예로 들면, 우선 막을 액상으로 기판에 도포한다. 100 내지 300℃ 정도의 저온에서 온도를 올리면서 소프트 베이크를 실시하여 디알킬 에테르(dialkyl ether) 같은 용매 성분을 제거한다. 그리고, 400℃ 정도의 하드 베이크를 수 십분 실시하여 막을 경화시켜 사용한다. 그런데, HSQ막은 비록 산화성 분위기에서 하드 베이크를 하는 경우에도 산소와 실리콘 외의 원소를 산소와 치환시켜 산화 실리콘을 이루는 큐어링(curing)이 잘 이루어지지 않는다. 특히, 가로세로비가 적은 부분에 채워지는 SOG막과 달리, SOG막에 의한 갭 필이 요구되는 패턴 사이의 좁고 깊은 틈새에서는 산화막으로의 전환이 잘 이루어지지 않는다.
큐어링이 잘 이루어지지 않을 경우, SOG막 내에 미처 제거, 치환되지 못한 수소 성분 등이 막을 다공성(porus)으로 만드는 등의 문제를 발생시킬 수 있다. 이들 잔류 성분이 있는 다공성 상태에서 HSQ막에 대한 식각, 특히, 습식 식각이 이루어지고, 세정이 이루어지는 경우 막에 대한 식각량이 급속히 증가한다. 따라서 HSQ막이 드러난 상태에서 식각이나 세정을 진행하는 공정은 안정성이 매우 떨어진다. 따라서, HSQ막에 콘택홀을 형성할 경우, 저면에 대한 세정을 충분히 진행하지 못하여 콘택 저항이 증가하고, 도체 사이의 층간 절연막이 얇아져 기생 정전용량이 증가한다. 트렌치 소자 분리막을 SOG막으로 하는 경우, 세정 등을 통해 소자 분리막에 대한 표면 저하(recess)가 심하여 접합 누설전류 및 게이트 산화막 불량을 유발시킨다.
또한, 도포 후 베이크 등의 처리과정을 통하여 부피의 변화 (shrinkage)가 심하고, 치유 상태가 부분적으로 차이가 있어 열팽창 등에 따른 장력(stress)의 차이가 발생하므로 크랙 등 불량 발생의 가능성을 높이고 소자 신뢰성을 떨어뜨린다.
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로, 가로세로비가 큰 갭을 가지는 기판에 절연막을 용이하게 채울 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 SOG 방식으로 기판에 실리콘 산화막을 형성할 때 막이 습식 공정에 쉽게 손상되어 소자의 특성에 나쁜 영향을 미치는 것을 방지할 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
보다 직접적으로, 본 발명은 반도체 장치 형성에 사용되는 SOG막의 실리콘 산화막으로의 큐어링을 용이하도록 하는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도4는 본 발명의 실시예 1의 몇 공정 단계를 나타내는 공정 단면도들,
도5 내지 도7은 본 발명의 실시예 2의 몇 가지 공정 단계를 나타내는 공정 단면도들,
도 8a 내지 도10b는 본 발명의 실시예에 따라 형성된 SOG막에 대한 습식 처리 시간에 따른 패턴 조밀 영역가 패턴 비조밀 영역에서의 SOG막 제거 상태를 나타내는 단면 사진들,
도11 내지 도13은 본 발명의 실시예 3의 몇 가지 공정 단계를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 방법은, 적어도 하나의 오목하게 형성된 영역 혹은 틈을 가지는 기판에 SOG막을 도포하여 틈을 채우기 전에 먼저 라이너막을 틈을 이루는 내벽에 적층하고, SOG막 형성 뒤에는 큐어링을 실시하는 것을 특징으로 한다.
본 발명에서, 큐어링은 통상 700 내지 1000도씨 정도의 고온 수증기 분위기에서 이루어질 수 있으며, 산소 라디칼(Oxygen Radical)이 형성된 공간에서 큐어링을 실시하는 것이 바람직하다. SOG막을 큐어링하기 위해 공정 공간에 산소 라디칼을 발생시키는 방법으로는 통상 알려진 바와 같이 오존 분위기에 자외선을 조사하는 방법, 산소 플라즈마를 형성하여 작용시키는 방법, 1000도씨 고온에서 산소 및수소를 흘려주는 방법 등을 사용할 수 있다. 고온에서 산소 및 수소를 공급하는 경우 산소 및 수소는 반응하여 고온 수증기 분위기를 형성하는 동시에 반응중의 산소 라디칼이 SOG 큐어링을 촉진할 수 있다.
본 발명의 라이너막으로는 실리콘 질화막, 실리콘막 및 이들의 조합막 등을 사용할 수 있다. 실리콘막은 폴리실리콘이나 아몰퍼스 실리콘, 도전형 불순물이 도핑된 실리콘이나 게르마늄이 도핑된 실리콘, 순수 실리콘을 모두 사용할 수 있다. 실리콘막을 적층하기 전에 고온의 큐어링 단계에서 산소가 하부 구조로 확산되는 것을 방지할 수 있도록 실리콘 질화막 같은 산소 베리어막을 먼저 적층하여 조합막을 이루는 것이 바람직하다. 라이너막은 본 발명에서 큐어링 공정 중에 자체가 산화되며, 산화된 상태에서 산소 흐름의 하나의 통로가 되어 틈 깊은 곳의 SOG막이 산화, 큐어링되는 것을 돕는 것으로 생각된다.
SOG막으로는 종래의 HSQ막 등을 사용할 수 있으며, 고온의 큐어링에 적합하고, 고온의 큐어링에 의해 실리콘 산화막으로의 전화도를 높일 수 있는 폴리실라제인(polysilazane) 계통의 물질이 바람직하다. SOG 막을 도포한 뒤 큐어링 전에 혹은 후에 CMP 공정이 진행될 수 있으며, SOG막 적층 후의 습식 식각이나 세정 같은 습식 공정은 SOG막을 큐어링한 뒤에 이루어진다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
(실시예1)
도1 내지 도4는 본 발명의 일 실시예의 몇 가지 공정 단계를 나타내는 공정단면도들이다.
도1을 참조하면, 기판(10)에 게이트 전극 패턴이 형성되어 있다. 게이트 전극 패턴 형성 전에 기판에 웰 형성과 소자 분리가 통상 이루어진다. 게이트 전극 패턴의 형성을 위해서는 먼저, 기판(10) 활성 영역에 게이트 절연막을 형성하고, 게이트 전극(13)을 위한 도전막을 적층한다. 도전막 위에 캡핑막으로 실리콘 질화막 등이 더 적층될 수 있다. 포토리소그래피와 식각을 통해 캡핑막, 도전막, 게이트 절연막에 대한 패터닝을 실시하여 게이트 절연막 패턴(11), 게이트 전극(13), 캡핑막 패턴(15)으로 이루어지는 게이트 전극 패턴을 형성한다. 패터닝 과정의 식각 손상을 치유하기 위한 어닐링을 실시한 뒤, 실리콘 질화막 적층과 전면 이방성 식각을 통해 게이트 전극 패턴의 양 측벽에 절연 스페이서(17)를 형성한다.
도2를 참조하면, 기판(10) 전면에 실리콘 질화막(21)을 얇게 형성한다. 이 막은 후속될 콘택 홀 형성시의 식각 저지막이 되며, SOG막 고온 큐어링 단계에서 산소 베리어를 형성한다. 실리콘 질화막(21) 위로 실리콘층(23)을 적층한다. 실리콘층(23)은 CVD로 적층하며, 적층 압력과 온도에 따라 폴리실리콘이나 아몰퍼스 실리콘으로 증착된다. 증착의 두께는 조절이 가능하며, 기판에 게이트 전극 패턴 사이에 형성된 갭의 크기와 가로세로비에 따라 조절한다. 50 내지 300 옹스트롬 정도의 얇은 실리콘막도 본 발명의 효과를 나타낼 수 있다.
실리콘층(23) 위로 기판(10)에 SOG막(25)을 도포한다. 최근의 SOG 물질 가운데 실라제인(silazane) 계열은 -(SiR1R2NR3)n-로 표시될 수 있는 통상 평균 분자량1000 내지 10000 정도의 물질로, R1,R2및 R3가 모두 수소로 된 퍼하이드로 폴리실라제인이나 R1,R2및 R3가 각각 탄소 1 내지 8개의 알킬기나 기타 아릴기, 알콕시기 등의 유기 원자단으로 이루어진 유기 폴리실라제인 같은 물질이다. 폴리실라제인은 디부틸 에테르(dibuthyl ether), 톨루엔, 크실렌 같은 유기 용매에 일정 중량%로 포함된 상태로 도포에 사용된다. 통상 폴리실라제인으로 불리는 이런 SOG 도포 물질은 실리케이트 (silicate)나, 실세스퀴옥산 (silsesquioxane)을 포함하는 실록산(siloxane) 계열에 비해 높은 온도에서 열처리가 이루어질 수 있다. 따라서, 보다 완전한 큐어링(curing)이 가능하여 습식 식각에 대한 저항성을 높일 수 있고, HSQ와 같은 막에 비해 공정 적용이 용이하다.
SOG막(25)의 두께는 폴리실라제인 용액의 고형물 중량%와 도포에 사용된 스피너 (spinner)의 속도에 따라 조절될 수 있다. 가령, 디부틸 에테르 용매에 폴리실라제인 고형물 함량 20% 정도의 용액을 이용하여 스피너의 회전수 수백 내지 수천 rpm(round per minute) 조건으로 도포를 실시하여 5000 옹스트롬 정도의 충분한 두께로 형성한다.
도3을 참조하면, 폴리실라제인을 도포하면 베이크를 통해 용매성분을 제거한다. 베이크는 80 내지 350℃ 정도의 프리 베이크(pre bake)와 400℃를 전후한 하드 베이크(hard bake) 및 이들의 조합이 모두 가능하다. 이 과정을 통해 SOG막에서 용매성분과 사일렌 가스, 기타 질소, 수소를 포함하는 성분이 가스 형태로 배출될 수 있다.
그리고, 700 내지 1000℃ 정도의 고온에서 10분 내지 1시간 동안 열처리하여 타 성분을 배출하고, 실리콘 산화막을 이루는 큐어링을 실시한다. 큐어링은 통상 수증기가 공급을 통한 산화성 분위기에서 이루어지며 폴리실라제인의 유기 성분이나 기타 실리콘을 제외한 성분이 제거되고, 산소가 투입되어 실리콘 산화막이 형성된다.
고온의 열처리가 이루어지는 과정에서 SOG막(251) 아래에 있는 도2의 실리콘층(23), 경우에 따라서는 그 하부의 실리콘 질화막(21) 표면도 확산된 산소에 의해 실리콘 산화막(231)으로 전환된다. 실리콘 산화막(231)으로 전환되는 실리콘층은 부피가 팽창하면서 인근의 SOG막(251)에 대해 압력을 미친다. SOG막(251)의 도포 후 큐어링이 이루어지면서 통상 SOG막(251)의 용적은 20% 정도 줄어들게 된다. SOG막(251)에 압력이 가해지면 SOG막(251)은 용적이 줄어드는 방향, 즉, 큐어링에 의해 실리콘 산화막을 형성하는 방향으로 화학적 반응이 촉진되므로, 실리콘층(23)이 산화되어 형성된 실리콘 산화막(231) 인근의 SOG막(251)에서 큐어링이 촉진된다.
또한, 게이트 전극 패턴 사이의 갭의 깊은 곳에는 SOG막(251)을 통해 산소가 확산되는 것에 비해 갭의 위쪽으로부터 연결된 실리콘 산화막(231)을 통한 산소의 확산이 원할히 이루어진다. 따라서, 갭의 깊은 곳에서는 SOG막(251)과 실리콘층이 산화된 실리콘 산화막(231) 사이에는 실리콘 산화막(231)에서 SOG막(251) 방향으로 산소의 확산이 이루어지고, 실리콘층이 산화된 실리콘 산화막(231) 주변에서 SOG막(251)의 큐어링이 보다 활발히 이루어진다.
결과적으로, 게이트 전극 패턴 사이의 갭의 깊은 곳, 특히 SOG막(251) 큐어링이 취약했던 갭의 하부 모서리 부분에서 SOG막(251)은 하부의 실리콘층이 산화된 실리콘 산화막(231)으로부터 압력과 산소의 흐름을 받아 실리콘 산화막(231)이 없는 경우에 비해 용이하게 큐어링된다. 따라서, SOG막(251)의 큐어링 정도는 상부와 하부에 걸쳐 편차가 줄어들고, 갭이 좁게 형성되는 셀 영역과 좁은 갭이 없는 코아 및 페리 영역에서 SOG막(251)의 큐어링 정도 편차가 줄어든다. 큐어링이 충분히 진행된 곳의 SOG막(251)은 습식 처리에서 쉽게 식각되지 않으므로 SOG막(251) 형성에 이은 후속 공정을 진행하는 과정에서 습식 처리가 용이해진다.
도4를 참조하면, SOG막(251)에 대한 패터닝을 통해 콘택 홀(31)이 형성된다. 콘택 홀(31) 패터닝 과정에서 식각은 건식 이방성 식각으로 SOG막(251), 실리콘층이 산화된 실리콘 산화막(231), 식각 저지막인 실리콘 질화막(21)을 차례로 식각하여 이루어진다. 콘택 홀(31) 형성 후 콘택 저항을 낮추기 위해 콘택 홀(31)의 저면에 드러난 기판(10) 표면의 산화막, 기타 불순물을 제거한다. 이때, 불순물 제거에는 습식 식각이나 세정을 이용한다. 이런 습식 공정에서 SOG막(251)은 상하에 걸쳐 충분히 큐어링되어 콘택 홀의 저부가 이상 확장되거나 SOG막(251)이 전체에 걸쳐 식각되어 막이 얇아지는 것을 방지할 수 있다.
(실시예 2)
도5 내지 도7은 본 발명의 다른 실시예에 따른 공정 단계들을 나타내는 공정 단면도들이다.
도5에 따르면, 기판(10)에 소자 분리용 트렌치를 형성한다. 트렌치에 얇은 열산화막(45)을 형성하고, 실리콘 질화막 라이너(47)와 실리콘막(49)을 CVD 방법으로 적층한다. 실리콘막(49) 위에 SOG막(51)을 도포 형성한다. 소자 분리용 트렌치는 기판(10)에 패드 산화막(41), 실리콘 질화막으로 된 식각 방지막을 차례로 형성하고, 패턴닝한 뒤에 식각 방지막 패턴(43)을 식각 마스크로 기판(10)을 식각하여 이루어진다. 실리콘 질화막 라이너(47)는 CVD로 형성되고, 산소 베리어의 역할과 함께 자체 표면이 산화되어 산소 유통의 경로가 될 수 있다. 실리콘막(49)은 50 내지 300 옹스트롬 두께로 형성하고, SOG막(51)은 트렌치를 채울 정도의 양을 적층한다. 가령, 실시예1과 동일한 폴리실라제인 계열의 물질 가운데 특히 모든 유기기(R)가 수소(H)로 대체된 퍼하이드 폴리시라제인을 사용하면서, 고형성분 비율을 조절하여 SOG막(51)이 트렌치를 채우된 트렌치 식각 마스크인 식각 저지막 패턴(43) 위로 수백 옹스트롬 정도로 얇게 쌓이도록 한다.
도5 및 도6을 참조하면, SOG막(51) 도포 후 베이크를 거쳐 큐어링을 실시한다. 큐어링은 800 내지 900℃에서 수증기가 있는 습식 분위기로 10분 내지 1시간 실시한다. 따라서, 실시예1과 같이 트렌치 내벽에 실리콘 질화막 라이너(47) 위로 적층된 실리콘막(49)과 SOG막(51)이 실리콘 산화막(491) 및 큐어링된 SOG막(511)으로된다. 이때 이루어지는 화학적 작용은 실시예1과 동일하다.
이어서, 도6 및 도7을 참조하면, 식각 방지막 패턴(43) 위에 적층된 막들에 대해 CMP 공정을 진행시킨다. 따라서, 식각 방지막 패턴(43) 위에 있는 실리콘 산화막(491)과 큐어링된 SOG막(511)이 평탄화 식각으로 부분적으로 제거되고, 식각 방지막 패턴(43)의 상면이 드러난다. 필요에 따라 CMP 공정은 큐어링 전에 실시할 수 있다.
식각 방지막 패턴(43)을 인산 습식 식각을 이용하여 제거한다. 그리고, 패드 산화막(41)과 기타 불순물을 가령, 불산과 수산화 암모늄이 함유되며, 열산화막(45)에 대한 식각특성을 가진 LAL 용액을 사용하여 딥(Deep) 방식으로 세정한다. 이때 식각에 따른 소자 분리막(513)에 대한 표면 저하 (recess)는 SOG막(511)에 대한 큐어링이 높은 정도로 진행된 상태이므로 크지 않고, 잔류한 실리콘 산화막(493)과 비슷한 정도로 진행된다. 따라서 과도한 리세스 (recess)에 따라 인근 트렌지스터 소자의 접합 깊이, 게이트 절연막 관련하여 특성 열화가 발생하는 것을 예방할 수 있다.
도8a에서 도10b까지의 도면들 가운데 각 번호의 a도는 패턴 간격이 조밀한 영역에서의, 각 번호의 b도는 패턴 간격이 넓은 영역에서의 트렌치 소자 분리막 형성 후의 기판을 LAL 용액으로 처리하면서 소자 분리막의 식각 상태를 나타내는 도면이다. 도8a, 도8b는 식각 직후, 도9a, 도9b는 식각 50초 후, 도10a, 도10b는 식각 3분 후에 측정한 결과의 단면도이다. 종래와는 달리 패턴 간격이 조밀한 영역에서도 시간 경과에 따른 소자 분리막의 급격한 제거는 보이지 않는다.
(실시예 3)
도11 내지 도13은 본 발명의 실시예 3에 따른 공정 단계들을 나타내는 공정 단면도들이다.
도11에 따르면, 기판(10)에 소자 분리용 트렌치를 형성한다. 트렌치에 얇은 열산화막(45)을 형성하고, 실리콘 질화막 라이너(47)를 CVD 방법으로 적층한다. 실리콘 질화막 라이너(47) 위에 SOG막(51)을 도포 형성한다. 소자 분리용 트렌치의형성 방법과 실리콘 질화막 라이너의 형성 방법 및 작용은 실시예 2와 유사하다. 단, 실시예 2에서는 자체가 산화되어 산소의 유통로가 되는 작용을 실리콘막이 하는 데 비해 본 실시예 3에서는 산화된 실리콘 질화막 표층이 산소의 유통로가 된다. 그리고 산화되지 않은 실리콘 질화막 아래쪽은 여전히 하부 기판(10)에 산소가 확산되는 것을 막는 베리어로 작용한다. SOG막(51)은 트렌치를 충분히 채울 정도의 양을 적층하며 기타 SOG막에 대한 내용은 앞선 실시예들과 같이 할 수 있다.
도11 및 도12를 참조하면, SOG막(51) 도포 후 베이크를 거쳐 큐어링을 실시한다. 큐어링은 산소 라디칼이 존재하는 환경에서 이루어진다. 산소 라디칼을 발생시키기 위해 공정 챔버에 오존 가스를 공급하면서 오존에 자외선을 쬐어 발생기 산소를 방출하도록 하거나, 산소나 오존 같은 산소 원자 함유 가스를 공급하면서 공정 챔버에 고주파 전계를 인가하여 애싱에서와 같은 산소 라디칼이 함유된 플라즈마를 형성시킬 수 있다. 기판에 대한 플라즈마 입자의 충격력을 줄이기 위해서는 기판 표면에서 떨어진 거리에 주된 플라즈마 공간이 형성되는 원거리 플라즈마 (remote plasma)를 사용한다. RTP(Rapid Thermal Processing) 장비에서 내부 온도를 1000도씨 이상으로 올리면서 산소 및 수소를 공급하여 기판 어닐링을 실시하면 SOG막은 고온 수증기 분위기에서 큐어링되면서 동시에 일부 산소 라디칼이 발생하여 SOG막 및 하부의 실리콘 질화막 라이너의 표층 산화가 촉진될 수 있다. 따라서, 트렌치 내벽의 실리콘 질화막 라이너(47) 표층과 그 위로 적층된 SOG막(51)이 실리콘 산화막(472) 및 큐어링된 SOG막(511)으로 된다. 이때, 잔여 실리콘 질화막 라이너는 참조 번호 471로 표시 된다.
이어서, 도12 및 도13을 참조하면, 식각 방지막 패턴(43) 위에 적층된 막들에 대해 CMP 공정을 진행시킨다. 따라서, 식각 방지막 패턴(43) 위에 있는 실리콘 산화막(472)과 큐어링된 SOG막(511)이 평탄화 식각으로 부분적으로 제거되고, 잔류된 실리콘 질화막 라이너(471) 혹은 식각 방지막 패턴(43) 상면이 드러난다.
후속적으로, 식각 방지막 패턴(43)을 인산 습식 식각을 이용하여 제거한다. 그리고, 패드 산화막(41)과 기타 불순물을 세정으로 제거한다. 이때 이들 습식 공정에 따른 소자 분리막(513)에 대한 표면 저하 (recess)는 SOG막(511)에 대한 큐어링이 높은 정도로 진행된 상태이므로 크지 않고, 라이너가 산화되어 이루어진 실리콘 산화막(474)과 비슷한 깊이로 진행된다. 따라서 과도한 리세스 (recess)에 따른 트랜지스터 특성 열화를 예방할 수 있다.
본 발명에 따르면, 높은 가로세로비를 가지는 고집적 반도체 장치의 패턴 사이의 갭을 SOG막으로 채우는 경우, 큐어링 단계에서 SOG막의 실리콘 산화막으로의 전환이 갭의 상부와 하부, 갭이 좁고, 넓은 곳에 걸쳐 큐어링 정도의 편차가 줄어들게 되며, 전반적으로 큐어링이 향상된다. 따라서, 후속 습식 세정이나 식각이 이루어지는 경우에도 표면에 드러난 SOG막이 비상적으로 급속히 식각되어 형성될 반도체 소자에 영향을 미치는 것을 방지한다.

Claims (15)

  1. 적어도 하나의 오목하게 형성된 영역을 가지는 기판에 실리콘막, 실리콘질화막 또는 실리콘질화막과 실리콘막을 차례로 적층한 복합막으로 이루어진 라이너막을 콘포말하게 적층하는 단계,
    상기 라이너막 위에 SOG(Spin On Glass)막을 도포하여 상기 오목하게 형성된 영역을 SOG막으로 채우는 단계 및
    상기 SOG막을 산소라디칼이 존재하는 분위기에서 큐어링(curring)하는 단계를 구비하여 이루어지는 반도체 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 SOG막은 폴리실라제인(polysilazane) 계열로 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  3. 제 2 항에 있어서,
    상기 SOG막은 퍼하이드로(perhydro) 폴리실라제인 (-[SiH2NH]N-)으로 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 실리콘막은 폴리실리콘(polycrystalline silicon) 혹은 아멀퍼스 실리콘(amorphos silicon) 가운데 하나로 50 내지 300 옹스트롬 두께로 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 오목하게 형성된 영역은 소자 분리용 트렌치(trench)인 것을 특징으로 하는 반도체 장치 형성 방법.
  9. 제 1 항에 있어서,
    상기 SOG막을 큐어링 하는 단계를 실시하기 전에 혹은 실시한 후에 CMP(chemical mechanical polishing)를 통해 상기 SOG막을 평탄화 식각하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
  10. 제 1 항에 있어서,
    상기 큐어링을 실시하는 단계 이후에 실리콘 산화막에 대한 식각력을 가지는 용액을 이용하여 큐어링된 상기 SOG막이 드러난 상태에서 습식 공정을 진행하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  11. 제 1 항에 있어서,
    상기 큐어링은 700 내지 1000도씨의 수증기 분위기에서 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 산소 라디칼을 형성하기 위해 상기 SOG막에 큐어링이 이루어지는 공정 공간에 오존을 공급하면서 자외선을 조사하는 것을 특징으로 하는 반도체 장치 형성 방법.
  14. 제 1 항에 있어서,
    상기 산소 라디칼을 형성하기 위해 상기 SOG막에 큐어링이 이루어지는 공정 공간에 산소 원자 함유 가스를 공급하면서 고주파 전계를 형성하여 플라즈마 상태를 형성하는 것을 특징으로 하는 반도체 장치 형성 방법.
  15. 제 1 항에 있어서,
    상기 산소 라디칼을 형성하기 위해 상기 SOG막에 큐어링이 이루어지는 공정 공간을 1000도씨 이상 고온을 인가하면서 산소 및 수소를 공급하는 것을 특징으로 하는 반도체 장치 형성 방법.
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