KR100430184B1 - Reproduced signal processing device - Google Patents
Reproduced signal processing device Download PDFInfo
- Publication number
- KR100430184B1 KR100430184B1 KR10-2001-7005717A KR20017005717A KR100430184B1 KR 100430184 B1 KR100430184 B1 KR 100430184B1 KR 20017005717 A KR20017005717 A KR 20017005717A KR 100430184 B1 KR100430184 B1 KR 100430184B1
- Authority
- KR
- South Korea
- Prior art keywords
- equalization
- clock
- digital
- reproduction signal
- analog
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/02—Analogue recording or reproducing
- G11B20/04—Direct recording or reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Abstract
등화 성능을 저하시키는 일없이, 등화 처리에 있어서의 소비 전력을 삭감하고, 고속 재생에도 대응한 재생 신호 처리 장치를 제공한다.The present invention provides a reproduction signal processing apparatus that reduces power consumption in the equalization process and also supports high-speed reproduction without degrading the equalization performance.
분주 클럭을 동작 클럭으로서 이용하여 등화 처리를 실행하고, 또한, 상기 분주 클럭의 사용에 의해 결핍한 정보를 보충하기 위해서, 직선 보간 처리부(6)를 구비한다.A linear interpolation processor 6 is provided in order to perform an equalization process using the divided clock as an operation clock, and to supplement information lacked by the use of the divided clock.
Description
종래부터, 디지털 정보의 기록 재생 장치 혹은 통신 장치 등에 있어서는, 상기 장치 등의 특성 혹은 전송로의 품질에 따른 데이터 오류 등의 신호 열화를 보상하기 위해서, 전송로의 도중 혹은 종단에 있어서 순차적으로 자동 등화 처리를 행하는 자동 등화기를 이용하고 있었다.Background Art Conventionally, in the recording / reproducing apparatus or communication apparatus of digital information, the automatic equalization is sequentially performed in the middle or the end of the transmission path in order to compensate for signal degradation such as data error due to the characteristics of the device or the quality of the transmission path. An automatic equalizer for processing was used.
도 7은 디지털 정보의 기록 재생 장치에 있어서의 종래의 재생 신호 처리 장치의 구성을 나타내는 블럭도이다.Fig. 7 is a block diagram showing the structure of a conventional reproduction signal processing apparatus in the recording and reproducing apparatus for digital information.
도 7에 나타내는 재생 신호 처리 장치는 아날로그/디지털 변환기(A/D 변환기)(1)와, 디지털 위상 동기 회로(디지털 PLL)(2)와, 자동 등화기(9)를 구비한다. 자동 등화기(9)는 트랜스버셜 필터(4)와 제어부(5)를 더 구비한다.The reproduction signal processing apparatus shown in FIG. 7 includes an analog / digital converter (A / D converter) 1, a digital phase synchronization circuit (digital PLL) 2, and an automatic equalizer 9. The automatic equalizer 9 further includes a transversal filter 4 and a control unit 5.
아날로그/디지털 변환기(1)는, 재생 신호 처리 장치에 입력된 아날로그 재생신호를 다치(多値)의 디지털 재생 신호로 표본화한다. 디지털 위상 동기 회로(2)는 상기 디지털 재생 신호에 포함되는 위상 및 기준 주파수 성분과 일치한 기준 클럭 CK를 생성한다. 트랜스버셜 필터(4)는 디지털 재생 신호의 파형 등화 처리를 행한다. 제어부(5)는, 트랜스버셜 필터(4)의 출력 등화 파형과 상기 등화 파형으로부터 추정한 등화 목표값과의 오차인 등화 오차, 및 트랜스버셜 필터(4)의 입력 디지털 재생 신호를 이용하여 상기 등화 오차가 최소로 되도록 트랜스버셜 필터(4)의 파라미터인 탭 계수를 제어한다.The analog-to-digital converter 1 samples the analog reproduction signal input to the reproduction signal processing apparatus into a multi-value digital reproduction signal. The digital phase synchronizing circuit 2 generates a reference clock CK matching the phase and reference frequency components included in the digital reproduction signal. The transversal filter 4 performs waveform equalization processing of the digital reproduction signal. The control part 5 uses the equalization error which is an error between the output equalization waveform of the transversal filter 4 and the equalization target value estimated from the equalization waveform, and the input digital reproduction signal of the transversal filter 4. The tap coefficient which is a parameter of the transversal filter 4 is controlled so that the error is minimal.
다음에 도 7을 이용하여 종래의 재생 신호 처리 장치의 동작에 대해서 설명한다.Next, the operation of the conventional reproduction signal processing apparatus will be described with reference to FIG.
기록 매체에 기록된 디지털 정보를 도시하지 않은 헤드의 주사(走査)에 의해 판독하고, 판독한 신호에 소정의 주파수 대역을 강조하는 처리를 실시한 아날로그 재생 신호를 아날로그/디지털 변환기(1)에 입력하면, 다치의 디지털 재생 신호로 변환된다. 디지털 재생 신호는 디지털 위상 동기 회로(2)와 자동 등화기(9)의 트랜스버셜 필터(4)에 입력된다. 디지털 위상 동기 회로(2)는, 입력된 디지털 재생 신호에 의해 기준 클럭 CK를 추출하여, 해당 기준 클럭 CK를 아날로그/디지털 변환기(1) 및 자동 등화기(9)에 입력한다. 해당 기준 클럭 CK는 아날로그/디지털 변환기(1) 및 자동 등화기(9)에 있어서 동작 클럭으로서 이용된다. 한편, 트랜스버셜 필터(4)에 입력된 디지털 재생 신호는 트랜스버셜 필터(4)에서의 등화 처리후에 복호 회로로 전송된다. 상기 등화 처리에 있어서 트랜스버셜 필터(4)는 파라미터인 탭 계수에 의해 제어된다. 해당 탭 계수는, 제어부(5)에 있어서 트랜스버셜 필터(4)로의 입력 디지털 재생 신호, 및 트랜스버셜 필터(4)의 출력 신호와 해당 출력 신호를 기초로 추정한 등화 목표값과의 오차의 등화 오차에 의해 수시(隋時)로 설정된다. 일반적으로, 제어부(5)에서는, 최급강하법에 근거하여 등화 오차의 2승의 평균이 최소로 되도록 순차적으로 연산하는 LMS 알고리즘이 이용된다.When digital information recorded on the recording medium is read by scanning of a head (not shown), and an analog reproduction signal subjected to a process of emphasizing a predetermined frequency band in the read signal is inputted to the analog-to-digital converter 1 Is converted into multi-value digital reproduction signal. The digital reproduction signal is input to the digital filter of the digital phase synchronizing circuit 2 and the automatic equalizer 9. The digital phase synchronization circuit 2 extracts the reference clock CK by the input digital reproduction signal, and inputs the reference clock CK to the analog / digital converter 1 and the automatic equalizer 9. The reference clock CK is used as an operating clock in the analog / digital converter 1 and the automatic equalizer 9. On the other hand, the digital reproduction signal input to the transversal filter 4 is transmitted to the decoding circuit after the equalization process in the transversal filter 4. In the equalization process, the transversal filter 4 is controlled by the tap coefficient which is a parameter. The tap coefficient is equalized by an error of an input digital reproduction signal to the transversal filter 4 and an equalization target value estimated based on the output signal of the transversal filter 4 and the output signal in the control unit 5. It is set at any time by an error. Generally, the control part 5 uses the LMS algorithm which calculates sequentially so that the square of an equalization error may become minimum based on a steepest descent method.
여기서, 등화 목표값의 설정 방법에 대하여 설명한다. 등화 목표값은, 디지털 등화를 행할 때의 등화기(FIR 필터)의 주파수 특성을 설정하는 것으로, 통상, 입력하는 신호의 주파수 특성을 고려하여 설정이 행해진다.Here, the setting method of an equalization target value is demonstrated. The equalization target value sets the frequency characteristic of the equalizer (FIR filter) at the time of digital equalization, and is usually set in consideration of the frequency characteristic of the input signal.
도 8a는, 아날로그/디지털 변환기(1)의 동작 클럭으로서, 디지털 재생 파형에 포함되는 기준 클럭을 사용하여 샘플링한 경우의 디지털 재생 파형의 일례를 도시하는 도면이다.FIG. 8A is a diagram illustrating an example of a digital reproduction waveform in the case of sampling using a reference clock included in the digital reproduction waveform as an operation clock of the analog / digital converter 1.
도 8a에서 나타내는 파형의 상부에 나타낸 1 또는 0의 숫자 열은 기록 매체에 기록된 부호인 기록 부호의 일례이며, 그 기록 부호 밑의 표본점이 그 기록 부호에 대응한 표본점이다. 이 단계에서는, 등화가 불충분하기 때문에, 짧은 부호에 대응하는 재생 파형의 진폭이 출력되기 어려운 상황이다. 도 8a에 나타내는 파형으로부터 등화 목표값을 구하기 위해서는 이하의 순서로 처리를 실행한다.The numeric string of 1 or 0 shown at the top of the waveform shown in FIG. 8A is an example of a recording code which is a code recorded on a recording medium, and a sample point below the recording code is a sample point corresponding to the recording code. In this step, since the equalization is insufficient, it is difficult to output the amplitude of the reproduction waveform corresponding to the short code. In order to obtain an equalization target value from the waveform shown in FIG. 8A, the following process is executed.
우선, 0(Zero)을 기준으로 하여 정(正)측에 있는지, 부(負)측에 있는지를 식별하기 쉽게 하기 위해서, 제어부(5)에 입력된 데이터와 1 샘플링전에 입력된 데이터를 가산한다(1+D 처리). 이 처리를 실시한 후의 샘플링 데이터를 도 8b에 나타낸다. 또한, 도 8b의 파형의 상부에는 정이 1, 부가 0으로 되도록 판정을 한 경우의 정부(正負) 판정 결과예를 나타내고 있다. 실제로는, 1+D 처리를 실시한 파형데이터의 최상위 비트를 참조하는 것에 의해 정부의 판정을 행한다. 여기서 주목해야 할 점은, 도 8a에 나타낸 기록 부호와, 도 8b에 나타낸 정부 판정 결과의 1 및 0의 데이터의 나열이 일치하는 것이다. 이와 같이, 기록 부호와 정부 판정 결과가 일치하는 경우에는, 등화 목표값을 확실히 설정하는 것이 가능해진다. 왜냐하면, 기록 부호와 정부 판정 결과가 일치한다는 것은, 1 및 O의 데이터열을 순서로 좆아가는 것에 의해, 다음에 어느 만큼의 주기를 갖는 파형이 올 지를 미리 알기 때문이다.First, the data input to the control unit 5 and the data input before one sampling are added to make it easy to identify whether it is on the positive side or the negative side on the basis of 0 (Zero). (1 + D treatment). The sampling data after performing this process is shown in FIG. 8B. 8B shows an example of the positive judgment result when the judgment is made so that the positive is 1 and the additional 0 is shown. In reality, the determination is made by referring to the most significant bit of the waveform data subjected to the 1 + D process. It should be noted here that the record code shown in FIG. 8A and the data of 1 and 0 of the government judgment result shown in FIG. 8B coincide. In this way, when the record code and the government judgment result coincide, it is possible to surely set the equalization target value. The reason why the record code and the judgment result match is that the waveform having the period of 1 to 0 will be known in advance by following the data sequence of 1 and O in order.
다음에, 실제로 어떻게 등화 목표값을 할당해 가는지를 나타낸다. 정부의 판정 결과를 매 샘플링 4개분씩 가산하면, 그 덧셈의 결과는 0, 1, 2, 3, 4의 5개중 어느 하나의 값으로 되고, 각각이 하나의 등화 목표값에 대응하도록 할당된다. 도 8c는 이 모양을 도시하는 도면이다. 도 8c에 나타내는 바와 같이, 정부의 가산 결과의 0에서 4는 레벨의 A에서 E에 대응하게 된다. 0이 레벨 E, 1이 레벨 D, 2가 레벨 C, 3이 레벨 B, 4가 레벨 A에 각각 대응한다. 상기와 같은 처리를 실시하는 것에 의해, 등화 목표값을 정확히 설정하는 것이 가능하다. 단, 여기서 주의해야 할 점은, 이 처리에 의한 등화 목표값의 설정에 있어서의 전제 조건으로서, 기록 부호와 정부의 판정 결과가 일치하지 않으면 안되는 것이다. 즉, 아날로그/디지털 변환기(1)의 동작 클럭으로서는 재생 신호에 포함되는 기준 클럭을 이용하여, 데이터의 샘플링 누락이 없도록 하는 것이 필수적이다. 이 조건을 지키고 있는 한, 노이즈의 영향이나 디스크의 피트 형성에 기인하는 어시메트리(asymmetry)가 발생하더라도, 이들 영향을 완전히 무시한 등화 목표값의 설정이 가능하다.Next, how to actually assign equalization target values is shown. When the result of the government decision is added for every four samplings, the result of the addition is one of five values of 0, 1, 2, 3, and 4, and each is assigned to correspond to one equalization target value. 8C is a diagram illustrating this shape. As shown in Fig. 8C, 0 to 4 of the addition result of the government correspond to A to E of the level. 0 corresponds to level E, 1 to level D, 2 to level C, 3 to level B, and 4 to level A, respectively. By performing the above process, it is possible to accurately set the equalization target value. It should be noted, however, that precautions in setting the equalization target value by this process must match the record code and the determination result of the government. That is, as the operation clock of the analog-digital converter 1, it is essential to use the reference clock included in the reproduction signal so that there is no sampling dropout of the data. As long as this condition is kept, even if asymmetry caused by the influence of noise or the formation of the pit of the disk occurs, it is possible to set an equalization target value that completely ignores these effects.
이상과 같이, 종래의 재생 신호 처리 장치에 있어서는, 디지털 위상 동기 회로(2)가 추출한 기준 클럭을 이용하여 순차적으로 파형 등화 처리를 실행하는 것에 의해 신호 열화를 보상할 수 있다.As described above, in the conventional reproduction signal processing apparatus, signal degradation can be compensated by sequentially performing waveform equalization processing using the reference clock extracted by the digital phase synchronization circuit 2.
한편, 일본 특허 공개 소화 제 62-2724 호 공보에는 적응형 트랜스버셜 필터를 이용한 파형 등화 장치에 있어서의 트랜스버셜 필터의 필터 계수 벡터의 설정 방법이, 또한, 일본 특허 공개 평성 제 3-100971 호 공보에는 특성 파라미터를 자동적으로 제어 가능한 자동 등화기가 개시되어 있다.On the other hand, Japanese Patent Application Laid-Open No. 62-2724 discloses a method for setting a filter coefficient vector of a transverse filter in a waveform equalizer using an adaptive transverse filter, and also Japanese Patent Laid-Open No. 3-100971. An automatic equalizer capable of automatically controlling characteristic parameters is disclosed.
따라서, 상기한 바와 같은 종래의 재생 신호 처리 장치에서는, 디지털 위상 동기 회로(2)에 의해 추출한 디지털 재생 신호의 기준 클럭 CK를 동작 클럭으로서 아날로그/디지털 변환기(1) 및 자동 등화기(9)에 공급하여, 디지털 데이터의 재생을 행하고 있기 때문에, 아날로그/디지털 변환기(1) 및 자동 등화기(9)는 디지털 데이터의 재생을 행하고 있는 동안, 항상 동작을 계속한다. 즉, 자동 등화기(9)의 구성 요소인 트랜스버셜 필터(4), 및 트랜스버셜 필터(4)의 파라미터를 제어하는 제어부(5)도 항상 전력을 계속 소비한다. 또한, 재생 신호 처리 장치에 차지하는 자동 등화기(9)의 비율은 20% 남짓이기 때문에, 그 소비 전력은 무시할 수 없는 것으로 되어 있다.Therefore, in the conventional reproduction signal processing apparatus as described above, the reference clock CK of the digital reproduction signal extracted by the digital phase synchronization circuit 2 is used as the operation clock to the analog / digital converter 1 and the automatic equalizer 9. Since the digital data is reproduced and supplied, the analog / digital converter 1 and the automatic equalizer 9 always continue their operation while the digital data is being reproduced. That is, the transversal filter 4 which is a component of the automatic equalizer 9, and the control part 5 which controls the parameters of the transversal filter 4 always continue to consume electric power. In addition, since the ratio of the automatic equalizer 9 to the reproduction signal processing apparatus is about 20%, the power consumption cannot be ignored.
최근, 디지털 데이터 재생 장치에 있어서는, 데이터 전송 속도의 고속화가 진행되고 있어, 고배속 재생이 필수로 되어 있다. 재생 속도가 빠르게 되는 것은, 디지털 재생 신호에 포함되는 기준 클럭의 주파수를 올리는 것에 관련되고, 이것은 아날로그/디지털 변환기(1) 및 자동 등화기(9)의 동작 클럭의 주파수를 올리는 것으로도 이어진다. 이와 같이, 고배속 재생은 직접적으로 소비 전력의 증가로 이어지게 된다. 또한, 고배속 재생을 안정하게 실행하기 위해서는, 신호 처리의 정밀도 및 신호 처리를 확실히 실행하기 위한 충분한 시간을 확보하는 것이 필요하고, 연산 비트수의 확보나 비트수의 확보에 따른 지연 소자의 삽입에 의한 회로 규모의 증대를 피할 수 없다. 회로 규모가 증대하는 것은 소비 전력이 증대한 것으로 이어진다.In recent years, in the digital data reproducing apparatus, the data transfer rate has been increased, and high-speed reproduction has become essential. The higher reproduction speed relates to raising the frequency of the reference clock included in the digital reproduction signal, which also leads to raising the frequency of the operation clocks of the analog / digital converter 1 and the automatic equalizer 9. As such, high-speed regeneration directly leads to an increase in power consumption. In addition, in order to stably execute high-speed reproduction, it is necessary to ensure the accuracy of signal processing and sufficient time for reliably executing the signal processing, and by inserting a delay element by securing the number of operation bits or securing the number of bits. An increase in circuit scale is inevitable. An increase in circuit size leads to an increase in power consumption.
소비 전력이 많은 것은, LSI 등에 집적화한 경우에 칩의 온도가 상승하기 쉬운 것을 의미하고 있다. 그 LSI가 아날로그/디지털 혼재 칩인 경우, 칩의 온도가 올라가면, 칩에 내장되어 있는 아날로그 소자 등의 특성이 사양을 만족시키기 어렵게 되어 왔다. 즉, 칩으로서의 토탈(total) 성능을 충분히 끌어내기 위해서는 자동 등화기(9)뿐만 아니라, LSI 전체의 저소비 전력화가 요구되고 있다.High power consumption means that the temperature of the chip tends to increase when integrated in the LSI or the like. In the case where the LSI is an analog / digital mixed chip, when the temperature of the chip rises, the characteristics of the analog element and the like embedded in the chip have become difficult to satisfy the specification. That is, in order to fully draw out the total performance as a chip, not only the automatic equalizer 9 but also the low power consumption of the whole LSI is calculated | required.
그런데, 소비 전력의 삭감과 고배속 재생의 대응을 실현하기 위한 하나의 수단으로서, 자동 등화기(9) 및 아날로그/디지털 변환(1)에 공급하는 동작 클럭의 주파수를 낮추는 것이 고려된다. 예컨대, 동작 클럭으로서, 디지털 위상 동기 회로(2)에 의해 추출한 디지털 재생 신호의 기준 클럭 CK의 2배의 주기를 가지는, 2분주 클럭을 자동 등화기(9) 및 아날로그/디지털 변환기(1)의 동작 클럭으로 한 경우를 생각한다. 동작 클럭을 2분주로 한 경우, 소비 전력은 약 절반으로 억제하는 것이 가능해진다. 그것에 따른 아날로그/디지털 변환기(1)에 분주 클럭을 공급하여 동작시키면, 표본수가 기준 클럭 CK를 공급한 경우의 절반으로 된다.By the way, as one means for realizing the reduction of power consumption and high-speed reproduction, it is considered to lower the frequency of the operation clock supplied to the automatic equalizer 9 and the analog-to-digital conversion 1. For example, as the operation clock, the two-division clock having a period twice as long as the reference clock CK of the digital reproduction signal extracted by the digital phase synchronizing circuit 2 is used for the automatic equalizer 9 and the analog / digital converter 1. Consider the case where the operation clock is used. When the operation clock is divided into two, power consumption can be reduced to about half. When the divided clock is supplied to the analog-to-digital converter 1 and operated accordingly, the number of samples is half that of the case where the reference clock CK is supplied.
그런데, 종래의 기술에 있어서, 이 표본수의 결핍은 자동 등화기(9)를 안정적으로 동작시키는 것의 방해가 된다. 왜냐하면, 상기의 등화 목표값의 설정 방법에서 설명한 바와 같이, 등화 목표값은 아날로그/디지털 변환기(1)를 디지털 재생 신호에 포함되는 기준 클럭으로 샘플링한 경우의, 데이터의 연속성을 이용하여 생성하고 있기 때문이다. 표본수가 반감하는 것에 의해, 데이터의 연속성이 손상되고, 안정 또한 충실한 등화 목표값의 설정이 곤란해져, 안정한 등화 처리를 실행할 수 없다고 하는 문제가 있었다.By the way, in the prior art, the deficiency of this sample number interferes with operating the automatic equalizer 9 stably. This is because, as described in the above method of setting the equalization target value, the equalization target value is generated by using the continuity of data when the analog / digital converter 1 is sampled by the reference clock included in the digital reproduction signal. Because. Half the number of samples impaired the continuity of the data, making it difficult to set a stable and substantial equalization target value, and there was a problem that stable equalization could not be performed.
본 발명은, 상기의 문제점을 해결하기 위해서 이루어진 것으로, 등화 성능을 저하시키는 일없이, 소비 전력을 삭감하고, 고속 재생에도 대응한 자동 등화기를 갖는 재생 신호 처리 장치를 제공하는 것을 목적으로 한다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a reproduction signal processing apparatus having an automatic equalizer that reduces power consumption and supports high-speed reproduction without degrading equalization performance.
발명의 개시Disclosure of the Invention
본 발명의 청구의 범위 제 1 항에 따른 재생 신호 처리 장치는, 아날로그 신호를 표본화하여, 디지털 신호로 변환하는 아날로그/디지털 변환기와, 상기 디지털 신호에 대해서, 자동 등화 처리를 행하는 자동 등화기와, 상기 디지털 신호에 포함되는 위상 및 기준 주파수 성분과 일치한 기준 클럭을 생성하는 위상 동기 회로와, 상기 기준 클럭의 주기를 정수배한 분주 클럭을 생성하고, 해당 분주 클럭을 동작 클럭으로서 상기 아날로그/디지털 변환기 및 상기 자동 등화기에 출력하는 분주기를 구비한 재생 신호 처리 장치로서, 상기 자동 등화기를, 상기 디지털 신호에 대해서, 파형 등화 처리를 행하는 트랜스버셜 필터와, 상기 트랜스버셜 필터의 출력에 대해서, 상기 분주 클럭을 이용한 표본화에 의한 표본수의 결핍을 보간하는 직선 보간 처리부와, 상기 직선 보간 처리부의 출력에 의해 등화 목표값을 추정하여, 등화 목표값과 상기 트랜스버셜 필터의 출력의 오차인 등화 오차가 최소로 되도록 상기 트랜스버셜 필터의 파라미터를 제어하는 제어부로 구성한 것이다.The reproduction signal processing apparatus according to claim 1 of the present invention includes an analog / digital converter for sampling an analog signal and converting it into a digital signal, an automatic equalizer for performing an automatic equalization process on the digital signal, and A phase locked circuit for generating a reference clock that matches the phase and reference frequency components included in the digital signal, a divided clock obtained by multiplying the period of the reference clock, and using the divided clock as an operation clock; A reproduction signal processing apparatus having a divider for outputting to the automatic equalizer, wherein the automatic equalizer comprises a transversal filter for performing waveform equalization processing on the digital signal, and the division clock for the output of the transversal filter. A linear interpolation processing unit for interpolating the deficiency of the sample by sampling Is to estimate the equalization target value by the output of the linear interpolation processing, the equalization target value and errors of the equalization error in the output of the transformer beosyeol filter configured with a control unit for controlling the parameters of the transformer beosyeol filter to a minimum.
본 발명에 의하면, 기준 클럭 대신에 분주 클럭을 사용하는 것에 의한 표본점의 결핍을 보충할 수 있어, 기준 클럭을 사용한 경우와 동등한 등화 성능을 유지하면서 소비 전력의 삭감과 고속 재생으로의 대응을 실현할 수 있는 효과가 얻어진다.According to the present invention, the deficiency of the sample point by using the divided clock instead of the reference clock can be compensated for, so that the reduction of power consumption and the correspondence with high-speed reproduction can be realized while maintaining equalization performance equivalent to that of the reference clock. The effect can be obtained.
본 발명의 청구의 범위 제 2 항에 따른 재생 신호 처리 장치는, 청구의 범위 제 1 항에 기재된 재생 신호 처리 장치에 있어서, 상기 직선 보간 처리부를 상기 트랜스버셜 필터의 출력 등화 신호에 분주 클럭의 1주기분의 지연 처리를 행하는 플립플롭 소자와, 해당 지연 처리후의 신호와 상기 출력 등화 신호를 가산하는 가산기로 구성한 것이다.The reproduction signal processing apparatus according to claim 2 of the present invention is the reproduction signal processing apparatus according to claim 1, wherein the linear interpolation processing unit is configured to generate one divided clock by an output equalization signal of the transmission filter. And a flip-flop element for delay processing for a period, and an adder for adding the signal after the delay processing and the output equalization signal.
본 발명에 의하면, 기준 클럭 대신에 분주 클럭을 사용하는 것에 의한 표본점의 결핍을 보충할 수 있어, 기준 클럭을 사용한 경우와 동등한 등화 성능을 유지하면서 소비 전력의 삭감과 고속 재생으로의 대응을 실현할 수 있는 효과가 얻어진다.According to the present invention, the deficiency of the sample point by using the divided clock instead of the reference clock can be compensated for, so that the reduction of power consumption and the correspondence with high-speed reproduction can be realized while maintaining equalization performance equivalent to that of the reference clock. The effect can be obtained.
본 발명의 청구의 범위 제 3 항에 따른 재생 신호 처리 장치는, 청구의 범위 제 1 항에 기재된 재생 신호 처리 장치에 있어서, 상기 직선 보간 처리부 대신에, 상기 트랜스버셜 필터의 출력에 대해서, 상기 분주 클럭을 이용한 표본화에 의한 표본수의 결핍을 보간하는 고차 보간 처리부를 구비한 것이다.The reproduction signal processing apparatus according to claim 3 of the present invention is the reproduction signal processing apparatus according to claim 1, wherein the frequency division is performed with respect to the output of the transverse filter instead of the linear interpolation processing unit. It is provided with a high-order interpolation processing part which interpolates the deficiency of the sample number by the clock sampling.
본 발명에 의하면, 기준 클럭 대신에 분주 클럭을 사용하는 것에 의한 표본점의 결핍을 보충할 수 있어, 기준 클럭을 사용한 경우와 동등한 등화 성능을 유지하면서 소비 전력의 삭감과 고속 재생으로의 대응을 실현할 수 있는 효과가 얻어진다. 또한, 판독 헤드의 특성 열화에 의한 진폭의 감쇠, 디스크의 경사에 기인하는 파형의 왜곡, 재생계에서 중첩한 노이즈의 영향 등에 의한 재생 파형 데이터의 품질 열화에 대한 정보 복원 능력을 향상시키는 것이 가능해진다.According to the present invention, the deficiency of the sample point by using the divided clock instead of the reference clock can be compensated for, so that the reduction of power consumption and the correspondence with high-speed reproduction can be realized while maintaining equalization performance equivalent to that of the reference clock. The effect can be obtained. In addition, it becomes possible to improve the information retrieval ability of the quality of the reproduction waveform data due to the attenuation of the amplitude due to the deterioration of the characteristic of the read head, the distortion of the waveform due to the inclination of the disc, and the influence of the noise superimposed on the reproduction system. .
본 발명의 청구의 범위 제 4 항에 따른 재생 신호 처리 장치는, 청구의 범위 제 3 항에 기재된 재생 신호 처리 장치에 있어서, 상기 고차 보간 처리부를 분주 클럭의 1주기분의 지연 처리를 행하는 플립플롭 소자와, 해당 지연 처리후의 신호에 대해서, 탭 계수의 가중치 부여를 행하는 복수의 승산기와, 상기 복수의 승산기의 출력 신호를 가산하는 가산기로 구성한 것을 특징으로 하는 것이다.The reproduction signal processing apparatus according to claim 4 of the present invention is the reproduction signal processing apparatus according to claim 3, wherein the higher-order interpolation processing unit performs a flip processing for one cycle of the divided clock. The element, the multiplier which weights a tap coefficient with respect to the signal after the said delay process, and the adder which adds the output signals of these multiplier are characterized by the above-mentioned.
본 발명에 의하면, 기준 클럭 대신에 분주 클럭을 사용하는 것에 의한 표본점의 결핍을 보충할 수 있어, 기준 클럭을 사용한 경우와 동등한 등화 성능을 유지하면서 소비 전력의 삭감과 고속 재생으로의 대응을 실현할 수 있는 효과가 얻어진다. 또한, 판독 헤드의 특성 열화에 의한 진폭의 감쇠, 디스크의 경사에 기인하는 파형의 왜곡, 재생계에서 중첩한 노이즈의 영향 등에 의한 재생 파형 데이터의 품질 열화에 대한 정보 복원 능력을 향상시키는 것이 가능해진다.According to the present invention, the deficiency of the sample point by using the divided clock instead of the reference clock can be compensated for, so that the reduction of power consumption and the correspondence with high-speed reproduction can be realized while maintaining equalization performance equivalent to that of the reference clock. The effect can be obtained. In addition, it becomes possible to improve the information retrieval ability of the quality of the reproduction waveform data due to the attenuation of the amplitude due to the deterioration of the characteristic of the read head, the distortion of the waveform due to the inclination of the disc, and the influence of the noise superimposed on the reproduction system. .
본 발명은 재생 신호 처리 장치에 관한 것으로, 특히 아날로그 재생 신호를 디지털 재생 신호로 변환하여 자동 등화 처리를 행하는 재생 신호 처리 장치에 관한 것이다.The present invention relates to a reproduction signal processing apparatus, and more particularly, to a reproduction signal processing apparatus for converting an analog reproduction signal into a digital reproduction signal and performing automatic equalization processing.
도 1은 본 발명의 실시예 1에 따른 재생 신호 처리 장치의 구성을 나타내는블럭도,1 is a block diagram showing a configuration of a reproduction signal processing apparatus according to Embodiment 1 of the present invention;
도 2a는 본 발명의 실시예 1에 따른 분주 클럭을 사용한 자동 등화기의 입력 디지털 재생 신호의 일례를 도시하는 도면,2A is a diagram showing an example of an input digital reproduction signal of an automatic equalizer using a divided clock according to Embodiment 1 of the present invention;
도 2b는 본 발명의 실시예 1에 따른 분주 클럭을 사용한 자동 등화기의 출력 등화 파형의 일례를 도시하는 도면,2B is a diagram showing an example of an output equalization waveform of the automatic equalizer using the divided clock according to the first embodiment of the present invention;
도 2c는 기준 클럭을 사용한 자동 등화기의 출력 등화 파형의 일례를 도시하는 도면,2C is a diagram showing an example of an output equalization waveform of the automatic equalizer using the reference clock;
도 3a는 본 발명의 실시예 1에 따른 분주 클럭을 사용한 자동 등화기의 출력 등화 파형의 일례를 도시하는 도면,3A is a diagram showing an example of an output equalization waveform of the automatic equalizer using the divided clock according to the first embodiment of the present invention;
도 3b는 본 발명의 실시예 1에 따른 1+D 처리를 실시한 결과의 일례를 도시하는 도면,3B is a view showing an example of the result of performing 1 + D processing according to the first embodiment of the present invention;
도 3c는 본 발명의 실시예 1에 따른 타이밍 조정을 실시한 파형 데이터를 이용하여 복원한 보간 파형의 일례를 도시하는 도면,3C is a diagram showing an example of an interpolated waveform restored using waveform data subjected to timing adjustment according to the first embodiment of the present invention;
도 4는 본 발명의 실시예 2에 따른 재생 신호 처리 장치의 구성을 나타내는 블럭도,4 is a block diagram showing a configuration of a reproduction signal processing apparatus according to a second embodiment of the present invention;
도 5는 본 발명의 실시예 2에 따른 고차 보간 처리부의 일례를 도시하는 도면,5 is a diagram showing an example of a higher-order interpolation processor according to a second embodiment of the present invention;
도 6은 본 발명의 실시예 2에 따른 고차 보간 처리의 일례인 나이퀴스트(nyquist) 보간의 예를 나타내는 도면,FIG. 6 is a view showing an example of Nyquist interpolation as an example of higher-order interpolation processing according to Embodiment 2 of the present invention; FIG.
도 7은 종래의 재생 신호 처리 장치의 구성을 나타내는 블럭도,7 is a block diagram showing the structure of a conventional reproduction signal processing apparatus;
도 8a는 종래의 재생 신호 처리 장치에 있어서의 아날로그/디지털 변환기의 출력 파형의 일례를 도시하는 도면,8A is a diagram showing an example of an output waveform of an analog / digital converter in a conventional reproduction signal processing apparatus;
도 8b는 종래의 재생 신호 처리 장치에 있어서의 아날로그/디지털 변환기의 출력 파형에 1+D 처리를 실시한 결과의 일례를 도시하는 도면,8B is a diagram showing an example of a result of performing 1 + D processing on an output waveform of an analog / digital converter in a conventional reproduction signal processing apparatus;
도 8c는 종래의 재생 신호 처리 장치에 있어서의 등화 목표값의 설정을 행하여, 등화를 실행한 결과의 출력 파형의 일례를 도시하는 도면이다.8C is a diagram showing an example of an output waveform of a result of performing equalization by setting an equalization target value in a conventional reproduction signal processing apparatus.
발명을 실시하기 위한 최선의 형태Best Mode for Carrying Out the Invention
(실시예 1)(Example 1)
이하, 본 발명의 실시예 1에 따른 재생 신호 처리 장치에 대하여 도면을 참조하면서 설명한다.Hereinafter, a reproduction signal processing apparatus according to Embodiment 1 of the present invention will be described with reference to the drawings.
도 1은 본 실시예 1에 따른 재생 신호 처리 장치의 구성을 나타내는 블럭도이다.1 is a block diagram showing the configuration of a reproduction signal processing apparatus according to the first embodiment.
도 1에 나타내는 재생 신호 처리 장치는 아날로그/디지털 변환기(1)와, 디지털 위상 동기 회로(2)와, 분주기(3)와, 자동 등화기(8)를 구비한다. 자동 등화기(8)는 트랜스버셜 필터(4)와, 제어부(5)와, 직선 보간 처리부(6)를 더 구비한다. 또, 도 7과 동일 부호는 종래의 재생 신호 처리 장치에 있어서의 것과 동일한 것을 나타내고 있고, 그들 설명은 생략한다.The reproduction signal processing apparatus shown in FIG. 1 includes an analog / digital converter 1, a digital phase synchronization circuit 2, a divider 3, and an automatic equalizer 8. The automatic equalizer 8 further includes a transverse filter 4, a control unit 5, and a linear interpolation processing unit 6. In addition, the same code | symbol as FIG. 7 shows the same thing as that in the conventional reproduction signal processing apparatus, and those description is abbreviate | omitted.
분주기(3)는 디지털 위상 동기 회로(2)에 의해 추출된 기준 클럭 CK에 해당 기준 클럭 CK의 주기를 정수배하는 분주 처리를 행한다. 직선 보간 처리부(6)는,도시하지 않은 플립플롭 소자와 가산기로 구성되고, 아날로그/디지털 변환기(1)에서의 표본화에 있어서, 기준 클럭 CK 대신에 분주 클럭 CK/N을 이용한 것에 의한, 표본수의 결핍을 보충하기 위한 보간 처리를 행한다.The frequency divider 3 performs a frequency divider process that integrally multiplies the period of the reference clock CK by the reference clock CK extracted by the digital phase synchronization circuit 2. The linear interpolation processing section 6 is composed of a flip-flop element and an adder (not shown). In the sampling in the analog-to-digital converter 1, the number of samples is obtained by using the divided clock CK / N instead of the reference clock CK. Interpolation is performed to compensate for the deficiency.
다음에 도 1을 이용하여 재생 신호 처리 장치의 동작에 대해서 설명한다.Next, the operation of the reproduction signal processing apparatus will be described with reference to FIG.
기록 매체에 기록된 디지털 정보를 도시하지 않은 헤드의 주사에 의해 판독하고, 판독한 신호에 소정의 주파수 대역을 강조하는 처리를 실시한 아날로그 재생 신호를 아날로그/디지털 변환기(1)에 입력하면, 다치의 디지털 재생 신호로 변환된다. 상기 디지털 재생 신호는 디지털 위상 동기 회로(2)와 자동 등화기(8)의 트랜스버셜 필터(4)에 입력된다. 디지털 위상 동기 회로(2)는, 입력된 상기 디지털 재생 신호에 의해 기준 클럭 CK를 추출하여, 해당 기준 클럭 CK를 분주기(3)에 입력한다. 분주기(3)는, 상기 기준 클럭 CK의 주기를 정수배하는 분주 처리를 행하여, 분주 클럭 CK/N을 출력한다. 해당 분주 클럭 CK/N은 아날로그/디지털 변환기(1) 및 자동 등화기(8)에서 동작 클럭으로서 이용된다. 여기서, N은 분주비를 나타내고, 본 실시예 1에서는 분주비 N=2로 한다(이하, 「2분주」라고 함). 한편, 트랜스버셜 필터(4)에 입력된 디지털 재생 신호는 트랜스버셜 필터(4)에서의 등화 처리후에 복호 회로에 전송된다. 상기 등화 처리에 있어서 트랜스버셜 필터(4)는 파라미터인 탭 계수에 의해 제어된다. 해당 탭 계수는, 제어부(5)에 있어서 트랜스버셜 필터(4)를 거쳐서 입력시키는 디지털 재생 신호, 및 트랜스버셜 필터(4)의 출력 신호와 등화 목표값의 오차인 등화 오차에 의해 수시로 설정된다. 일반적으로, 제어부(5)에서는, 최급강하법에 근거하여 상기 등화 오차의 2승 평균이 최소로 되도록 순차적으로 연산하는 LMS 알고리즘이 이용된다. 트랜스버셜 필터(4)의 출력 등화 파형은, 상기 동작 클럭으로서 분주 클럭 CK/N을 이용한 것에 의해, 기준 클럭 CK를 이용했을 때보다도 표본수가 감소하고 있다. 이것에 의해, 제어부(5)에 있어서의 등화 목표값의 설정이 불안정하게 되는 것을 막기 위해, 트랜스버셜 필터(4)의 출력 등화 파형을 제어부(5)에 입력함과 동시에, 직선 보간 처리부(6)에 의해 상기 출력 등화 파형에 보간 처리를 행하고, 분주 클럭 CK/N을 이용하는 것에 의해 결핍한 표본을 보간한 신호를 제어부(5)에 입력하여, 기준 클럭 CK을 이용한 경우와 마찬가지로 등화 목표값의 설정을 안정하게 실행할 수 있도록 한다.When digital information recorded on the recording medium is read by scanning of a head (not shown), and an analog reproduction signal subjected to a process of emphasizing a predetermined frequency band to the read signal is input to the analog-to-digital converter 1, Are converted into digital reproduction signals. The digital reproduction signal is input to the digital phase synchronizing circuit 2 and the transversal filter 4 of the automatic equalizer 8. The digital phase synchronizing circuit 2 extracts a reference clock CK by the input digital reproduction signal, and inputs the reference clock CK to the divider 3. The frequency divider 3 performs a frequency division process for integrally multiplying the period of the reference clock CK, and outputs the divided clock CK / N. The divided clock CK / N is used as an operating clock in the analog / digital converter 1 and the automatic equalizer 8. Here, N represents the division ratio, and in the first embodiment, the division ratio N = 2 (hereinafter referred to as "two division"). On the other hand, the digital reproduction signal input to the transversal filter 4 is transmitted to the decoding circuit after the equalization processing in the transversal filter 4. In the equalization process, the transversal filter 4 is controlled by the tap coefficient which is a parameter. The tap coefficient is set at any time by a digital reproduction signal inputted by the control unit 5 via the transversal filter 4 and an equalization error that is an error between the output signal of the transversal filter 4 and the equalization target value. In general, the control unit 5 uses an LMS algorithm that sequentially calculates the least squares average of the equalization errors based on the steepest descent method. The output equalization waveform of the transversal filter 4 uses the divided clock CK / N as the operation clock, so that the number of samples is reduced compared to when the reference clock CK is used. Thereby, in order to prevent setting of the equalization target value in the control part 5 from becoming unstable, while inputting the output equalization waveform of the transversal filter 4 to the control part 5, the linear interpolation process part 6 Interpolation is performed on the output equalization waveform, and a signal obtained by interpolating a sample lacking by using the divided clock CK / N is inputted to the control unit 5, and the target value of the equalization target value is used as in the case of using the reference clock CK. Allow the setting to run stably.
다음에 도 2a∼도 2c 및 도 3a∼도 3c의 파형도 등을 이용하여, 직선 보간 처리에 대해서 설명한다.Next, the linear interpolation processing will be described using the waveform diagrams of FIGS. 2A to 2C and FIGS. 3A to 3C.
도 2a∼도 2c 및 도 3a∼도 3c에 디지털 재생 신호, 등화 파형 및 상기 등화 파형에 직선 보간 처리를 행한 파형의 일례를 나타낸다.2A-2C and 3A-3C show an example of the waveform which performed linear interpolation process to a digital reproduction signal, an equalization waveform, and the said equalization waveform.
도 2a는 디지털 재생 신호의 일례를 도시하는 도면으로서, ◇는, 아날로그/디지털 변환기(1)에 있어서, 아날로그 재생 신호를, 2분주 클럭을 이용하여 표본화한 점(이하, 「표본점」이라고 함)을 나타낸다. 도 2b는 도 2a의 디지털 재생 신호를 트랜스버셜 필터(4)에 의해 등화한 등화 파형을 도시하는 도면으로서, ◇는 파형 등화 처리후의 표본점을 나타낸다. 도 2c는 기준 클럭을 이용한 경우의 등화 파형(이상(理想) 파형)을 도시하는 도면으로서, ◇는, 아날로그/디지털 변환기(1)에 있어서, 기준 클럭을 동작 클럭으로서 이용한 경우의 표본점을 나타낸다. 또, 도 2a∼도 2c에 있어서 표본점을 연결하고 있는 실선은 파형을 인식하기 쉽게 하기위해서 부가한 것이다.FIG. 2A is a diagram showing an example of a digital reproduction signal, in which ◇ denotes a point where the analog reproduction signal is sampled using a two-division clock in the analog-to-digital converter 1 (hereinafter, referred to as a "sample point"). ). FIG. 2B is a diagram showing an equalization waveform obtained by equalizing the digital reproduction signal of FIG. 2A with the transversal filter 4, and? Indicates a sample point after the waveform equalization process. Fig. 2C is a diagram showing an equalization waveform (abnormal waveform) in the case of using the reference clock, in which? Represents a sample point when the reference clock is used as the operation clock in the analog-to-digital converter 1. . 2A to 2C, the solid lines connecting the sample points are added to make the waveform easy to recognize.
도 2b와 도 2c의 비교에 의해, 기준 클럭 대신에 2분주 클럭을 사용하면, 아날로그/디지털 변환기(1)로부터 출력되는 디지털 재생 신호의 표본수가 분주비의 증가에 따라 감소하는 것을 알 수 있다. 이러한, 분주 클럭을 이용한 것에 의한 표본수의 결핍을 보충하는 것이 직선 보간 처리부(6)에서 행해지는 직선 보간 처리이다.It can be seen from the comparison between FIG. 2B and FIG. 2C that the number of samples of the digital reproduction signal output from the analog-to-digital converter 1 decreases with the increase in the division ratio when the dividing clock is used instead of the reference clock. The linear interpolation processing performed by the linear interpolation processing section 6 compensates for the deficiency of the number of samples by using the divided clock.
도 3a∼도 3c는, 2분주 클럭을 사용하여 표본화해서, 등화 처리가 행해진 등화 파형에 대한 직선 보간 처리의 예를 나타내는 도면이다. 도 3a에 있어서, ●는, 아날로그/디지털 변환기(1)에서, 2분주 클럭으로 디지털 재생 신호를 표본화한 점을 나타내고, ○는 기준 클럭을 사용한 경우에 표본화되는 점을 나타낸다. 즉, 기준 클럭을 아날로그/디지털 변환기(1)의 동작 클럭으로 한 경우에는, ● 및 ○의 양쪽이 표본화된다. 또, ● 및 ○는 표본화를 개시하는 타이밍에 의해 역전하는 것도 있다. 이 중, ●만을 이용하여 ○를 유사적으로 복원하는 것이 보간 처리이다. 우선, 도 3b에 있어서, 도 3a의 ●에 1+D 처리를 행한 결과를 ◇로 나타낸다. 여기서, 1+D 처리란, 등화 처리가 이루어진 임의의 표본점에 대해서, 플립플롭 소자에 의해 동작 클럭의 1주기분의 지연 처리를 행하고, 그것에 등화 처리가 이루어진 표본점을 가산기에 의해 가산하는 처리인 것이다. 구체적으로는, 임의의 표본점에 대해서, 기준으로 되는 표본점(도 3a에 있어서는, 제일 왼쪽의 표본점을 기준으로 하고 있음)으로부터의 차를 다음 표본점, 즉, 2분주 클럭의 1주기분만큼 지연된 표본점에 가산하는 조작인 것이다. 도 3c의 파형은, 도 3a에 나타내는 ●와,도 3b에 나타내는 ◇에 타이밍 조정 처리를 행하는 것으로 얻어진 것이고, 이것이 보간 처리후의 파형이다. 또, 도 3a∼도 3c에 있어서 표본점이 실선 또는 파선으로 연결되어 있는 것은 파형을 인식하기 쉽게 하기 위해서 부가한 것이다.3A to 3C are diagrams showing examples of linear interpolation processing for equalization waveforms sampled using a two-division clock and subjected to equalization processing. In Fig. 3A,? Indicates a point at which the digital reproduction signal is sampled by the dividing clock by the analog-to-digital converter 1, and? Indicates a point that is sampled when the reference clock is used. In other words, when the reference clock is the operating clock of the analog-to-digital converter 1, both? And? Are sampled. In addition, (circle) and (O) may reverse by the timing which starts sampling. Among these, interpolation is to restore O similarly using only?. First, in FIG. 3B, the result of having performed 1 + D processing in phi of FIG. 3A is represented by ◇. Here, the 1 + D process is a process of performing a delay process for one cycle of the operation clock by a flip-flop element with respect to any sample point to which the equalization process has been performed, and adding the sample point to which the equalization process has been performed by the adder. It is Specifically, for any sample point, the difference from the reference sample point (in FIG. 3A, which is based on the leftmost sample point as a reference) is determined by the next sample point, that is, one cycle of the two-division clock. It is an operation that adds to the sample point delayed by. The waveform of FIG. 3C is obtained by performing a timing adjustment process in (circle) shown in FIG. 3A and (*) shown in FIG. 3B, and this is a waveform after an interpolation process. In addition, in FIG. 3A-FIG. 3C, the sample point is connected by the solid line or the broken line, in order to make a waveform easy to recognize.
다음에, 분주 클럭을 사용한 경우의 등화 목표값의 설정 방법에 대해서 도 3c를 이용하여 설명한다. 이 처리는 제어부(5)에서 행해지는 것이다.Next, a method of setting an equalization target value when the divided clock is used will be described with reference to Fig. 3C. This process is performed by the control part 5.
도 3c에 있어서, ●가 분주 클럭에 의해 실제로 샘플링된 데이터를 나타내고, ◇이 직선 보간, 즉, 현재의 제어부(5)에 입력된 트랜스버셜 필터(4)의 출력 신호와 1샘플링전의 트랜스버셜 필터(4)의 출력을 가산하는, 1+D 처리를 실시한 결과로 된다. 이 보간후의 샘플링 데이터를 나타내는 도 3c에 대해서, 1+D 처리를 실시하고, 연속하는 ● 3개, 및 ◇ 2개에 실시한 1+D 처리의 결과에 대해서, 각 샘플링의 정부(正負)의 판정을 행하는 것에 의해, 도 8b에 상당하는 처리를 실시하게 된다. 단, 가산 결과는 가산기의 최상위 비트만을 이용하고 있다. 이들 가산기의 출력 결과의 최상위 비트만을 가산하는 것에 의해, 종래의 기술에서 설명한 것과 마찬가지로 0 내지 4의 5개의 레벨로 나눌 수 있기 때문에, 기준 클럭을 이용한 경우와 마찬가지로 등화 목표값을 설정할 수 있다.In Fig. 3C,? Indicates data actually sampled by the division clock,?? Linear interpolation, i.e., the output signal of the transversal filter 4 input to the current control section 5 and the transversal filter before one sampling. This results in the 1 + D process of adding the output of (4). 3C showing the sampling data after this interpolation, 1 + D processing is performed, and the determination of the fineness of each sampling is performed on the results of 1 + D processing performed on three consecutive and two. By doing this, the process equivalent to FIG. 8B is performed. However, the addition result uses only the most significant bit of the adder. By adding only the most significant bits of the output results of these adders, since they can be divided into five levels of 0 to 4 as described in the prior art, the equalization target value can be set as in the case of using the reference clock.
본 실시예 1에 따른 재생 신호 처리 장치는, 상기 설명과 같이, 아날로그/디지털 변환기(1) 및 자동 등화기(8)에서 사용하는 동작 클럭을 분주 클럭으로 한 것으로, 소비 전력을 삭감할 수 있고, 또한 기준 클럭을 사용했을 때와 비교하면 각 구성 부분에 있어서의 처리 간격을 길게 취할 수 있기 때문에, 고속 재생에도 대응하며, 회로 규모의 증대를 억제할 수 있는 것으로 된다.The reproduction signal processing apparatus according to the first embodiment uses the operation clocks used by the analog / digital converter 1 and the automatic equalizer 8 as the divided clocks as described above, so that power consumption can be reduced. In addition, since the processing interval in each component can be lengthened as compared with when the reference clock is used, it is possible to cope with high-speed reproduction and to suppress the increase in the circuit scale.
또한, 자동 등화기(8)에 직선 보간 처리부(6)를 구비한 것으로, 기준 클럭 대신에 분주 클럭을 이용하는 것에 의한, 표본점의 결핍을 보충할 수 있어, 제어부(5)에 있어서의 등화 목표값의 설정을 안정하게 실행하는 것이 가능해져, 기준 클럭을 이용한 경우와 동등한 등화 처리 능력을 유지할 수 있다.Furthermore, the automatic equalizer 8 is provided with the linear interpolation processing part 6, and can compensate for the lack of a sample point by using the division clock instead of the reference clock, and the equalization target in the control part 5 It is possible to stably set the value, and maintain the equalization processing capability equivalent to that in the case of using the reference clock.
또, 본 실시예 1에 따른 재생 신호 처리 장치에서는, 분주비 N=2로 했지만, 이것은 일례이고, 예컨대, N=3 등으로 하는 것도 가능하다. 단, 분주비를 증가시킬 수 있는 것은, 보간 처리에 의해 기준 클럭으로 표본화한 경우와 동일한 정도로까지 보간할 수 있는 범위내에서이다. 예컨대, 분주 클럭의 주기가 재생 신호의 최소 반복 주기를 넘어 버리는 분주비에서는 안정하게 등화 처리를 실행하는 것은 할 수 없다.In the reproduction signal processing apparatus according to the first embodiment, the division ratio N is 2, but this is an example. For example, N = 3 or the like can also be used. However, the division ratio can be increased within the range that can be interpolated to the same extent as when sampled with the reference clock by interpolation processing. For example, the equalization process cannot be stably performed at the division ratio where the period of the divided clock exceeds the minimum repetition period of the reproduction signal.
(실시예 2)(Example 2)
이하, 본 발명의 실시예 2에 따른 재생 신호 처리 장치에 대하여 도면을 참조하면서 설명한다.Hereinafter, a reproduction signal processing apparatus according to a second embodiment of the present invention will be described with reference to the drawings.
도 4는 본 실시예 2의 재생 신호 처리 장치의 구성을 나타내는 블럭도이다. 또, 전술한 실시예 1과 동일한 구성에 대해서는 동일한 부호를 이용하고, 설명을 생략한다.4 is a block diagram showing the configuration of the reproduction signal processing apparatus of the second embodiment. In addition, about the structure similar to Example 1 mentioned above, the same code | symbol is used and description is abbreviate | omitted.
도 4에 나타내는 고차 보간 처리부(7)는, 아날로그/디지털 변환기(1)에서의 표본화에 있어서, 기준 클럭 대신에 분주 클럭을 이용하는 것에 의해 결핍한 표본점을 보충하기 위해서, 나이퀴스트 보간 등의 고차의 보간 처리를 행한다. 나이퀴스트 보간 처리는, 분주 클럭의 1주기분의 지연 처리를 행하는 플립플롭 소자와, 해당 지연 처리후의 신호에 대해서 나이퀴스트 보간의 가중치 부여를 행하는 복수의 승산기와, 복수의 승산기 출력 신호를 가산하는 가산기로 구성된다. 또, 실시예 1에서의 직선 보간 처리가 직선을 이용하여 보간을 실행하는 처리인 데 반하여, 본 실시예 2에 따른 고차의 보간 처리는 2차 이상의 고차 곡선을 이용하여 보간을 실행하는 처리인 것이다.The high-order interpolation processing unit 7 shown in FIG. 4 uses a Nyquist interpolation or the like to compensate for the missing sample points by using the divided clock instead of the reference clock in the sampling in the analog-to-digital converter 1. Higher-order interpolation is performed. The Nyquist interpolation process includes a flip-flop element for delay processing for one cycle of the divided clock, a plurality of multipliers for weighting the Nyquist interpolation for the signal after the delay processing, and a plurality of multiplier output signals. It consists of an adder which adds. In addition, while the linear interpolation process of Example 1 is a process which performs interpolation using a straight line, the high-order interpolation process which concerns on this Example 2 is a process which performs interpolation using a higher order curve of 2nd order or more. .
다음에 도 4를 이용하여 재생 신호 처리 장치의 동작에 대해서 설명한다. 또, 전술한 실시예 1과 동일한 동작에 대해서는 그 설명을 생략한다.Next, the operation of the reproduction signal processing apparatus will be described with reference to FIG. In addition, the description is abbreviate | omitted about the operation | movement similar to Example 1 mentioned above.
고차 보간 처리부(7)는 실시예 1에 기재된 직선 보간 처리부(6)와 마찬가지의 역할, 즉 분주 클럭을 아날로그/디지털 변환기(1) 및 자동 등화기(8)의 동작 클럭으로서 사용하는 것에 의해 표본수의 감소가 발생한 경우에, 마치 정보의 결핍이 없었던 것 같은 파형 데이터를 제어부(5)에 공급하는 역할을 갖는다. 도 5는 고차 보간 처리부(7)의 일례를 도시하는 도면이다. 고차 보간 처리부(7)는, 예컨대 지연 소자(10a 내지 1Of)와, 승산기(11a 내지 11g)와, 가산기(12)에 의해 구성되는 FIR 필터이더라도 좋다. C1 내지 C7이 필터의 가중 계수를 나타내고 있고, 이 계수로서 도 6에 나타내는 나이퀴스트 보간 특성을 고르는 것에 의해, 나이퀴스트 보간 처리를 실시하여, 분주 클럭을 동작 클럭으로서 사용하는 것에 따른 표본수의 결핍을 보충할 수 있다. 여기서, 도 6의 종축은 가중 계수이며, 예컨대, 임의의 점을 필터의 가중 계수 C1이라고 하면, 그 점으로부터 횡축에 대해서 1T 증가한 점을 가중 계수 C2로 하고, 또한 1T 증가한 점을 가중 계수 C3이라고 하는 것에 의해, 각 가중 계수 C1 내지 C7을 결정할 수 있다. 또, 필터의 가중 계수는 레지스터 등에 의해 설정하는 것이고, 레지스터값의 변경에 의해 가중치를 변경할 수 있다. 도 5에 나타내는 바와 같은 고차 보간 처리부(7)를 채용하는 경우, 직선 보간 처리부(6)를 이용한 경우와 비교하면, 판독 헤드의 특성 열화에 의한 진폭의 감쇠, 디스크의 경사(tilt)에 기인하는 파형의 왜곡, 재생계에서 중첩한 노이즈의 영향 등의 재생 파형 데이터의 품질 열화에 대한 정보 복원 능력이 대폭 향상한다.The higher-order interpolation processing section 7 has the same role as the linear interpolation processing section 6 described in the first embodiment, that is, by using the divided clock as the operation clocks of the analog / digital converter 1 and the automatic equalizer 8. When a decrease occurs, the waveform data is supplied to the controller 5 as if there is no lack of information. 5 is a diagram illustrating an example of the higher-order interpolation processing unit 7. The higher-order interpolation processing unit 7 may be, for example, an FIR filter composed of delay elements 10a to 1Of, multipliers 11a to 11g, and adder 12. C1 to C7 represent the weighting coefficients of the filter, and by selecting the Nyquist interpolation characteristics shown in FIG. 6 as these coefficients, the Nyquist interpolation process is performed to determine the number of samples obtained by using the divided clock as the operation clock. Can compensate for deficiency. Here, the vertical axis of FIG. 6 is a weighting coefficient. For example, if any point is called the weighting coefficient C1 of the filter, the point which increased 1T with respect to the horizontal axis from that point is called the weighting coefficient C2, and the point which increased 1T is called the weighting coefficient C3. By doing so, each weighting factor C1 to C7 can be determined. The weighting coefficient of the filter is set by a register or the like, and the weight can be changed by changing the register value. In the case where the higher-order interpolation processing unit 7 as shown in FIG. 5 is employed, compared with the case where the linear interpolation processing unit 6 is used, the amplitude due to the deterioration of the characteristic of the read head and the tilt of the disk are caused. The ability to recover information about the deterioration of the quality of the reproduced waveform data such as the distortion of the waveform and the influence of noise superimposed on the reproduction system is greatly improved.
본 실시예 2에 따른 재생 신호 처리 장치는, 상기 설명과 같이, 고차 보간 처리부(7)를 채용하고, 분주 클럭을 사용하는 것에 기인하는 정보의 결핍을 보간한 보간 파형을 제어부(5)에 공급하는 것에 의해, 안정 또한 적절한 등화 목표값을 설정하는 것이 가능해지기 때문에, 분주 클럭을 이용한 경우에 있어서도, 기준 클럭을 사용한 경우와 동등한 등화 성능을 실현할 수 있다.The reproduction signal processing apparatus according to the second embodiment employs the higher-order interpolation processor 7 and supplies an interpolation waveform interpolating the lack of information due to the use of the divided clock to the controller 5 as described above. This makes it possible to set a stable and appropriate equalization target value, so that even when a divided clock is used, equalization performance equivalent to that when a reference clock is used can be realized.
또한, 고차 보간 처리부(7)를 채용한 것으로, 판독 헤드의 특성 열화에 의한 진폭의 감쇠, 디스크의 경사(tilt)에 기인하는 파형의 왜곡, 재생계에서 중첩한 노이즈의 영향 등의 재생 파형 데이터의 품질 열화에 대한 정보 복원 능력도 향상시킬 수 있다.In addition, the high-order interpolation processing unit 7 is adopted, and reproduced waveform data such as amplitude attenuation due to deterioration of the readhead, distortion of the waveform due to tilting of the disc, and influence of noise superimposed on the reproduction system. The ability to recover information about quality degradation can also be improved.
이상과 같이, 본 발명에 따른 재생 신호 처리 장치는, 아날로그 재생 신호를 디지털 재생 신호로 변환하고, 그 디지털 재생 신호에 자동 등화 처리를 행하는 것며, 고속 재생된 재생 신호에 대한 자동 등화 처리, 혹은 저소비 전력에서의 자동등화 처리에 적합한다.As described above, the reproduction signal processing apparatus according to the present invention converts an analog reproduction signal into a digital reproduction signal and performs automatic equalization on the digital reproduction signal, and performs automatic equalization or low consumption on the reproduction signal reproduced at high speed. It is suitable for automatic equalization processing in electric power.
Claims (4)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25458499 | 1999-09-08 | ||
| JP99-254584 | 1999-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010086004A KR20010086004A (en) | 2001-09-07 |
| KR100430184B1 true KR100430184B1 (en) | 2004-05-03 |
Family
ID=17267076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-7005717A KR100430184B1 (en) | 1999-09-08 | 2000-09-08 | Reproduced signal processing device |
Country Status (4)
| Country | Link |
|---|---|
| KR (1) | KR100430184B1 (en) |
| CN (1) | CN1151507C (en) |
| ID (1) | ID28952A (en) |
| WO (1) | WO2001018809A1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4581288B2 (en) * | 2000-05-09 | 2010-11-17 | パナソニック株式会社 | Demodulator |
| KR100813074B1 (en) * | 2001-10-25 | 2008-03-14 | 엘지전자 주식회사 | Apparatus for equalizing of optical record media |
| US7274645B2 (en) | 2003-06-10 | 2007-09-25 | Matsushita Electric Industrial Co., Ltd. | Reproduction signal processing apparatus and optical disc player including the same |
| CN1308940C (en) * | 2003-09-24 | 2007-04-04 | 松下电器产业株式会社 | Servo error signal generation circuit and method for same |
| JP4121444B2 (en) * | 2003-10-31 | 2008-07-23 | 三洋電機株式会社 | Data playback device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245711A (en) * | 1991-01-30 | 1992-09-02 | Nec Corp | Adaptive filter |
-
2000
- 2000-09-08 CN CNB008021279A patent/CN1151507C/en not_active Expired - Fee Related
- 2000-09-08 WO PCT/JP2000/006121 patent/WO2001018809A1/en active IP Right Grant
- 2000-09-08 KR KR10-2001-7005717A patent/KR100430184B1/en not_active IP Right Cessation
- 2000-09-08 ID IDW00200101244A patent/ID28952A/en unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245711A (en) * | 1991-01-30 | 1992-09-02 | Nec Corp | Adaptive filter |
Also Published As
| Publication number | Publication date |
|---|---|
| ID28952A (en) | 2001-07-19 |
| WO2001018809A1 (en) | 2001-03-15 |
| CN1151507C (en) | 2004-05-26 |
| KR20010086004A (en) | 2001-09-07 |
| CN1327588A (en) | 2001-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6834035B1 (en) | Digital reproduced signal processing device | |
| JP4331641B2 (en) | Receiver circuit having equalization circuit | |
| US6201832B1 (en) | Synchronous/asynchronous data detection apparatus for use in a magnetic recording/playback system | |
| KR100537239B1 (en) | Apparatus for reproducing digital data | |
| JP2001184795A (en) | Information detecting circuit with built-in adaptive equalizer and optical disk device using the same | |
| TWI270053B (en) | Regenerated signal processor, and optical disk regenerator equipped with the processor | |
| US7468940B2 (en) | ITR data reproducing apparatus, record/reproducing system, and interpolation filter | |
| US6819724B2 (en) | Viterbi decoder and Viterbi decoding method | |
| KR100430184B1 (en) | Reproduced signal processing device | |
| US20050219985A1 (en) | Reproduced signal processor and reproduced signal processing method | |
| KR100726787B1 (en) | Adaptive equalization circuit and adaptive equalization method | |
| JP4109173B2 (en) | Adaptive equalization apparatus and adaptive equalization method | |
| US6842303B2 (en) | Magnetic recording and/ or reproducing apparatus | |
| KR100386544B1 (en) | Waveform equalizer | |
| JP4222418B2 (en) | Information reproducing apparatus and information reproducing method | |
| JP4109219B2 (en) | Reproduction signal processing apparatus and optical disk reproduction apparatus provided with the same | |
| US20050094754A1 (en) | Data regeneration apparatus | |
| JP4189747B2 (en) | Signal processing device | |
| JPH09330564A (en) | Digital information reproducing equipment | |
| JP3994987B2 (en) | Playback device | |
| JP3751015B2 (en) | Waveform equalizer and recorded information reproducing apparatus | |
| JP3638801B2 (en) | Digital signal playback device | |
| JP2005012557A (en) | Device and method for decoding signal, and reference voltage generating device | |
| JP2003308655A (en) | Digital signal reproducing device and digital signal reproducing method | |
| JP2001006287A (en) | Digital signal reproducing device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110318 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |