KR100418121B1 - Method For Fabricating Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상에 하부 박막을 적층하고 그 위에 유기 비반사층을 적층시키고 콘택홀을 위한 감광막의 패턴을 형성시킨다. 이후, 하나의 식각챔버에서 인시튜 상태로 상기 유기 비반사층을 O2/N2계열 플라즈마에 의해 식각시키고 상기 하부 박막을 C-F 계열 플라즈마에 의해 건식 식각시킨다. 따라서, 상기 하부 박막에 콘택홀의 최종 패턴이 형성된다. 더욱이, 상기 유기 비반사층의 식각 전에 상기 C-F 계열 플라즈마에 의해 상기 식각챔버의 내측벽에 고분자 물질을 증착시키고, 상기 유기 비반사층의 식각 때에 상기 고분자 물질을 식각시키며 상기 하부 박막의 식각 때에 상기 고분자 물질을 증착시킨다.The present invention provides a method for manufacturing a semiconductor device. According to the present invention, a lower thin film is stacked on a semiconductor substrate, an organic antireflective layer is stacked thereon, and a pattern of a photoresist film for a contact hole is formed. Thereafter, the organic non-reflective layer is etched by the O 2 / N 2 -based plasma in an in situ state in one etching chamber and the lower thin film is dry-etched by the CF-based plasma. Accordingly, the final pattern of the contact hole is formed in the lower thin film. Further, the polymer material is deposited on the inner wall of the etching chamber by the CF-based plasma before the organic non-reflective layer is etched, the polymer material is etched when the organic non-reflective layer is etched, and the polymer material is etched when the lower thin film is etched. Is deposited.
따라서, 본 발명은 식각챔버의 추가 구입이 불필요하므로 경제적 비용부담이 경감된다. 또한, 공정 단순화와 생산성 향상이 가능하다. 그리고 상기 고분자 물질에 의한 반도체 기판의 오염이 방지될 수 있다. 그 결과, 제품의 수율을 향상시키고 설비의 가동율을 향상시킨다.Therefore, the present invention does not require additional purchase of the etching chamber, thereby reducing the economic cost. In addition, process simplification and productivity improvement are possible. In addition, contamination of the semiconductor substrate by the polymer material may be prevented. As a result, the yield of the product is improved and the operation rate of the equipment is improved.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 기판의 유기 비반사층과 하부 박막을 인시튜(In-Situ) 상태로 식각시키면서 반응 부산물의 오염을 방지시키도록 한 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to manufacturing a semiconductor device to prevent the contamination of reaction by-products by etching the organic non-reflective layer and the lower thin film of the semiconductor substrate in an in-situ state It is about a method.
일반적으로, 반도체소자의 고집적화 추세에 따라 패턴의 미세화가 요구된다.이를 위해 기존의 노광장치에 의한 사진식각기술 대신에 딥유브이(Deep Ultra Violet: DUV)를 광원으로 이용한 새로운 노광장치에 의한 사진식각기술이 채택되어 왔다.In general, according to the trend toward higher integration of semiconductor devices, pattern refinement is required. For this purpose, photo etching using a new exposure apparatus using Deep Ultra Violet (DUV) as a light source, instead of the photo etching technique using an existing exposure apparatus, is required. Technology has been adopted.
상기 딥유브이 광원을 이용한 사진식각기술에서 하부 박막에 의한 반사 문제가 패턴의 선폭 변화 및 임계 선폭(CD: Critical Dimension) 제어에 영향을 주므로 반도체소자의 동작 및 생산 수율에 직접적으로 영향을 미치는 중요한 요인으로 대두되고 있다. 이와 같은 하부 박막의 막질 특성에 의한 반사 문제를 해결하는 방안의 하나로 비반사층(Anti-Reflected Coating)을 도입하는 방안이 제시되었다.In the photolithography technique using the deep UV light source, the reflection problem caused by the lower thin film affects the line width change of the pattern and the control of the critical dimension (CD), which are important factors directly affecting the operation and production yield of semiconductor devices. Is emerging. As a solution to the reflection problem caused by the film quality of the lower thin film, a method of introducing an anti-reflective coating has been proposed.
상기 비반사층은 감광막의 하부에서 상기 하부 박막의 그레인(Grain) 등에 의한 입사광의 산란 및 정재파(Standing Wave) 효과의 발생을 방지하는 역할을 담당한다. 또한, 상기 정재파 효과에 의한 패턴 낫칭(Notching) 효과를 완화시켜 안정된 미세 패턴을 형성 가능하게 한다.The anti-reflective layer plays a role of preventing scattering of incident light and generation of standing wave effects by grains of the lower thin film under the photosensitive film. In addition, it is possible to form a stable fine pattern by relieving the pattern notching effect by the standing wave effect.
상기 비반사층은 유기 비반사층과 무기 비반사층으로 대별될 수 있다. 상기 무기 비반사층은 비반사층의 두께를 조절함으로써 상기 하부 박막과 상기 비반사층 사이에서 반사한 반사광과, 상기 비반사층과 그 위의 감광막 패턴 사이에서 반사한 반사광을 상쇄 간섭시켜 상기 하부 박막으로부터의 반사광을 줄인다. 상기 유기 비반사층은 상기 하부 박막으로부터 반사되는 광원의 광을 흡수함으로써 반사광을 줄인다.The antireflective layer may be roughly divided into an organic antireflective layer and an inorganic antireflective layer. The inorganic anti-reflective layer may reflect the reflected light reflected between the lower thin film and the non-reflective layer by adjusting the thickness of the non-reflective layer, and the reflected light reflected between the non-reflective layer and the photosensitive film pattern thereon, thereby reflecting the reflected light from the lower thin film. Reduce The organic antireflective layer reduces reflected light by absorbing light from a light source reflected from the lower thin film.
이러한 비반사층의 도입은 감광막의 패턴을 식각 마스크로 이용하여 상기 하부 박막의 식각공정 이전에 상기 비반사층의 식각공정을 식각하여 상기 하부 박막을 노출시키는 식각공정을 수반하는 것을 필요로 한다. 상기 비반사층의 식각공정은 상기 하부 박막의 식각공정과는 별도의 장비 및 별도의 식각 가스를 사용함으로써 가능하다.The introduction of the non-reflective layer requires an etching process of exposing the lower thin film by etching the etching process of the non-reflective layer prior to the etching process of the lower thin film by using the pattern of the photoresist layer as an etching mask. The etching process of the anti-reflective layer is possible by using a separate equipment and a separate etching gas from the etching process of the lower thin film.
종래에는 도 1에 도시된 바와 같이, 먼저, 반도체 기판(10) 상에 식각 대상인 하부 박막(20)을 적층시키고, 상기 하부 박막(20) 상에 유기 비반사층(30)을 적층시키고, 상기 유기 비반사층(30) 상에 도 3의 콘택홀(21)에 해당하는 개구부(41)를 갖는 감광막(40)의 패턴을 형성시킨다. 따라서, 상기 개구부(41)에서 상기 비반사층(30)이 노출된다.Conventionally, as shown in FIG. 1, first, a lower thin film 20 to be etched is stacked on a semiconductor substrate 10, and an organic anti-reflective layer 30 is stacked on the lower thin film 20, and the organic A pattern of the photosensitive film 40 having an opening 41 corresponding to the contact hole 21 of FIG. 3 is formed on the antireflective layer 30. Thus, the anti-reflective layer 30 is exposed in the opening 41.
그런 다음, 도 2에 도시된 바와 같이, 상기 감광막(40)의 패턴을 식각 마스크로 이용하여 상기 유기 비반사층(30)을 CF4/O2계열의 혼합 식각가스로부터 여기된 플라즈마(51)에 의해 건식 식각시킨다. 이때, 상기 유기 비반사층(30)이 식각되고 나면, 상기 하부 박막(20)이 노출됨으로써 상기 하부 박막(20)도 상기 플라즈마(51)에 의해 일부 두께(D)만큼 식각된다. 한편, 상기 유기 비반사층(30)을 식각시키는 상기 혼합 가스에 의한 플라즈마(51)로는 상기 하부 박막(20), 예를 들어 산화막을 원하는 프로파일 또는 선택비를 확보하는 것이 어렵다. 이로써, 상기 하부 박막(20)을 식각하기 위해서는 C-F 계열의 식각가스를 사용하는 식각공정이 별도로 진행되어야 한다.Then, as shown in Figure 2, using the pattern of the photosensitive film 40 as an etching mask, the organic non-reflective layer 30 to the plasma 51 excited from the mixed etching gas of CF 4 / O 2 series By dry etching. In this case, after the organic anti-reflective layer 30 is etched, the lower thin film 20 is exposed, so that the lower thin film 20 is also etched by the plasma 51 by a partial thickness D. On the other hand, with the plasma 51 by the mixed gas for etching the organic anti-reflective layer 30 it is difficult to secure the desired profile or selectivity for the lower thin film 20, for example an oxide film. Thus, in order to etch the lower thin film 20, an etching process using an etching gas of CF series must be separately performed.
이어서, 도 3에 도시된 바와 같이, 상기 감광막(40)의 패턴을 식각 마스크로 이용하여 상기 하부 박막(20)을 C-F 계열의 식각가스로부터 여기된 플라즈마(53)에의해 건식 식각시킨다. 따라서, 상기 하부 박막(20)에 콘택홀(21)의 최종 패턴이 형성된다.3, the lower thin film 20 is dry etched by the plasma 53 excited from the C-F-based etching gas using the pattern of the photoresist layer 40 as an etching mask. Accordingly, the final pattern of the contact hole 21 is formed in the lower thin film 20.
그런데, 종래에는 상기 유기 비반사층(30)이 식각챔버(도시 안됨)에서 식각될 때, 반응 부산물이 생성되어서 상기 챔버의 내측벽에 증착되는데, 상기 반응 부산물이 약하고 무른 다공성 고분자물질의 성질을 가지므로 상기 반응 부산물의 일부분이 파티클(Particle)의 형태로 상기 챔버의 내측벽으로부터 상기 반도체 기판으로 떨어지기 쉽다. 반면에, 상기 하부 박막(20)인 산화막이 상기 챔버에서 식각 때에도, 반응 부산물이 생성되어서 상기 챔버의 내벽에 증착되지만, 상기 반응 부산물은 단단하고 치밀한 구조를 가지며 상기 유기 비반사층(30)의 식각 때에 생성되는 반응 부산물과는 전혀 다르다. 그 결과, 상기 반도체 기판이 상기 파티클에 의해 오염될 가능성이 높다. 이는 제품의 양품 수율 저하를 가져오고, 상기 챔버의 정기 보수주기를 단축시킴으로써 설비의 가동율을 저하시킨다.However, in the related art, when the organic anti-reflective layer 30 is etched in an etching chamber (not shown), reaction by-products are generated and deposited on the inner wall of the chamber, and the reaction by-products have a weak and soft porous polymer material. As a result, a portion of the reaction by-products easily fall from the inner wall of the chamber to the semiconductor substrate in the form of particles. On the other hand, even when the oxide film, which is the lower thin film 20, is etched in the chamber, reaction by-products are generated and deposited on the inner wall of the chamber, but the reaction by-products have a hard and dense structure and etch the organic anti-reflective layer 30. It is completely different from the reaction byproducts produced at the time. As a result, the semiconductor substrate is likely to be contaminated by the particles. This results in a lower yield of the product and lowers the operation rate of the equipment by shortening the periodic maintenance cycle of the chamber.
이를 해결하기 위해서는 도 4에 도시된 바와 같이, 상기 하부 박막(20)을 식각하기 위한 식각챔버(61)에 추가하여 상기 유기 비반사층(30)을 식각하기 위한 고가의 식각챔버(63)가 필요하다.In order to solve this problem, as shown in FIG. 4, an expensive etching chamber 63 for etching the organic anti-reflective layer 30 in addition to the etching chamber 61 for etching the lower thin film 20 is required. Do.
그러나, 2개의 식각챔버(61),(63)가 사용되므로 경제적 부담이 가중되고 나아가 생산비용이 증가한다. 더욱이, 상기 별도의 식각챔버가 추가 설치되면, 상기 하부 박막(20)과 상기 유기 비반사층(30)의 식각을 위해서는 상기 반도체 기판(10)이 각각의 챔버(61),(63) 사이에서 반송되어야 하므로 주변 대기에 의한 반도체 기판(10)의 오염 가능성이 높아질 뿐만 아니라 상기 챔버(61),(63)간의 반송에 따른 공정 단계가 증가하고 공정 시간이 길어지므로 생산성이 저하된다.However, since two etching chambers 61 and 63 are used, the economic burden is increased and further the production cost is increased. Furthermore, when the separate etching chamber is additionally installed, the semiconductor substrate 10 is transported between the chambers 61 and 63 for etching the lower thin film 20 and the organic antireflective layer 30. Since not only increases the possibility of contamination of the semiconductor substrate 10 due to the ambient atmosphere, but also increases the processing steps due to the transfer between the chambers 61 and 63 and increases the processing time, thereby decreasing productivity.
또한, 상기 유기 비반사층(30)의 식각이 되고 나면, 상기 유기 비반사층(30)의 식각가스인 CF4/O2계열의 혼합 가스의 잔류물이 상기 노출된 하부 박막(20)에 잔류할 가능성이 높고, 상기 잔류물이 상기 하부 박막(20)의 식각가스인 C-F 계열의 식각가스와 재반응할 수 있으므로 상기 하부 박막(20)의 식각 단계에서 상기 하부 박막(20)의 식각 불량 또는 오염이 유발될 수가 있다.In addition, after the organic non-reflective layer 30 is etched, residues of the CF 4 / O 2 series mixed gas, which is an etching gas of the organic non-reflective layer 30, may remain in the exposed lower thin film 20. It is highly likely that the residue may react with CF-based etching gas, which is the etching gas of the lower thin film 20, so that the etching defect or contamination of the lower thin film 20 may not be performed during the etching of the lower thin film 20. This can be triggered.
따라서, 본 발명의 목적은 하나의 챔버에서 상기 유기 비반사층과 그 아래의 하부 박막을 각각 플라즈마 식각시킴으로써 챔버의 추가 구입에 따른 경제적 부담의 가중을 경감시키도록 한 반도체소자의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device to reduce the weight of the economic burden caused by the additional purchase of the chamber by plasma etching the organic non-reflective layer and the lower thin film under each in one chamber. .
본 발명의 다른 목적은 공정 단순화와 생산성 향상을 이루도록 한 반도체 소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device to achieve a simplified process and improved productivity.
본 발명의 또 다른 목적은 반도체 기판의 오염을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device to prevent contamination of the semiconductor substrate.
도 1 내지 도 3은 종래의 반도체소자의 제조방법을 나타낸 단면 공정도.1 to 3 is a cross-sectional process diagram showing a conventional method for manufacturing a semiconductor device.
도 4는 종래의 반도체소자의 제조방법에 적용된 2개의 식각챔버를 나타낸 예시도.4 is an exemplary view showing two etching chambers applied to a conventional method of manufacturing a semiconductor device.
도 5 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.5 to 7 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 8은 본 발명에 의한 반도체소자의 제조방법에 적용된 인시튜 상태의 식각을 나타낸 플로우차트.8 is a flowchart illustrating etching of an in-situ state applied to a method of manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판 상에 하부 박막을 적층하고 그 위에 유기 비반사층을 적층시킨후 상기 유기 비반사층 상에 개구부를 갖는 감광막의 패턴을 형성시키는 단계; 및Stacking a lower thin film on the semiconductor substrate and laminating an organic antireflective layer thereon to form a pattern of a photosensitive film having an opening on the organic antireflective layer; And
상기 감광막을 식각 마스크로 이용하여 하나의 식각챔버에서 인시튜 상태로 상기 유기 비반사층을 O2/N2계열 플라즈마에 의해 식각시키고, 연이어 상기 하부 박막을 C-F 계열 플라즈마에 의해 식각시키는 단계를 포함하는 반도체소자의 제조방법.Etching the organic non-reflective layer by O 2 / N 2 -based plasma in situ in one etching chamber by using the photoresist as an etching mask, and subsequently etching the lower thin film by CF-based plasma. Method of manufacturing a semiconductor device.
바람직하게는, 상기 유기 비반사층을 식각시키기 전에 상기 식각챔버의 내측벽에 시즈닝(Seasoning) 공정에 의해 상기 C-F 계열 플라즈마에 의해 고분자 물질을 증착시킬 수 있다.Preferably, the polymer material may be deposited by the C-F-based plasma by a seasoning process on the inner wall of the etching chamber before the organic antireflective layer is etched.
바람직하게는, 상기 유기 비반사층을 식각시킴과 아울러 상기 내측벽에 증착된 고분자 물질을 일정 두께 식각시킨다.Preferably, the organic anti-reflective layer is etched and the polymer material deposited on the inner wall is etched to a certain thickness.
바람직하게는, 상기 하부 박막을 식각시킴과 아울러 상기 식각된 고분자 물질 상에 동일한 재질의 고분자 물질을 증착시킨다.Preferably, the lower thin film is etched and a polymer material of the same material is deposited on the etched polymer material.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 5 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이고, 도 8은 본 발명에 의한 반도체소자의 제조방법에 적용된 인시튜 상태의 식각을 나타낸 플로우차트이다.5 to 7 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention, and FIG. 8 is a flowchart illustrating etching of an in-situ state applied to the method of manufacturing a semiconductor device according to the present invention.
먼저, 단계(S10)에서는 도 5에 도시된 바와 같이, 반도체 기판(10) 상에 식각 대상인 하부 박막(20)을 적층시키고, 상기 하부 박막(20) 상에 유기 비반사층(30)을 적층시키고, 상기 유기 비반사층(30) 상에 도 6의 콘택홀(21)에 해당하는 개구부(41)를 갖는 감광막(40)의 패턴을 형성시킨다. 따라서, 상기 개구부(41)에서 상기 비반사층(30)이 노출된다.First, in step S10, as shown in FIG. 5, the lower thin film 20 to be etched is stacked on the semiconductor substrate 10, and the organic anti-reflective layer 30 is stacked on the lower thin film 20. The pattern of the photosensitive film 40 having the opening 41 corresponding to the contact hole 21 of FIG. 6 is formed on the organic antireflective layer 30. Thus, the anti-reflective layer 30 is exposed in the opening 41.
그런 다음, 더미(Dummy) 기판을 상기 식각챔버에 투입하지 않은 상태에서 C-F 계열 플라즈마(71), 예를 들어 Co/C4F8플라즈마에 의해 일정시간 동안 시즈닝(Seasoning)공정을 진행시킨다. 이때, 상기 식각챔버의 세정된 내측벽에 일정량의 단단하고 치밀한 구조의 고분자 물질이 증착된다. 한편, 상기 더미 기판을 상기 식각챔버에 투입한 상태에서 상기 시즈닝공정을 진행시키는 것도 가능하다.Then, a seasoning process is performed for a predetermined time by the CF-based plasma 71, for example, Co / C 4 F 8 plasma, without a dummy substrate being placed in the etching chamber. In this case, a certain amount of hard and dense polymer material is deposited on the cleaned inner wall of the etching chamber. Meanwhile, the seasoning process may be performed while the dummy substrate is placed in the etching chamber.
단계(S20)에서는 상기 시즈닝공정이 완료되고 난 후 상기 유기 비반사층(30)의 플라즈마 식각과, 상기 하부 박막(20)의 플라즈마 식각을 인시튜(In-Situ) 상태로 진행시킨다.In step S20, after the seasoning process is completed, plasma etching of the organic anti-reflective layer 30 and plasma etching of the lower thin film 20 are performed in an in-situ state.
이를 좀 더 상세히 언급하면, 단계(S21)에서는 도 6에 도시된 바와 같이, 상기 시즈닝공정이 완료되고 난 후, 상기 반도체 기판(10)을 상기 식각챔버(도시 안됨)에 투입시키고 나서 상기 감광막(40)의 패턴을 식각 마스크로 이용하여 상기 유기 비반사층(30)을 O2/N2계열의 혼합 식각가스로부터 여기된 플라즈마(73)에 의해 건식 식각시킨다. 이때, 상기 식각챔버의 내측벽에 증착된 고분자 물질의 층이 상기 플라즈마(73)의 드라이 클리닝에 의해 식각됨으로써 얇아진다.More specifically, in step S21, as shown in FIG. 6, after the seasoning process is completed, the semiconductor substrate 10 is introduced into the etching chamber (not shown), and then the photoresist film ( The organic non-reflective layer 30 is dry etched by the plasma 73 excited from the mixed etching gas of O 2 / N 2 series using the pattern of 40) as an etching mask. In this case, the layer of the polymer material deposited on the inner wall of the etching chamber is thinned by etching by dry cleaning of the plasma 73.
또한, 상기 유기 비반사층(30)이 식각되고 나면, 상기 하부 박막(20)이 노출됨으로써 상기 하부 박막(20)도 상기 플라즈마(73)에 의해 일부 두께(D1)만큼 식각된다.In addition, after the organic anti-reflective layer 30 is etched, the lower thin film 20 is exposed, so that the lower thin film 20 is also etched by the plasma 73 by a partial thickness D1.
단계(S20)의 단계(S23)에서는 도 7에 도시된 바와 같이, 상기 유기 비반사층(30)의 식각이 완료된 후, 상기 반도체 기판(10)을 인시튜(In-Situ) 상태, 즉 상기 식각챔버에서 다른 식각챔버로 반송시키지 않고 상기 식각챔버에 그대로 놓아두며 시간적인 지체없이 연이어 상기 하부 박막(20)을 C-F 계열 플라즈마(75), 예를 들어 Co/C4F8플라즈마에 의해 건식 식각시킨다. 따라서, 상기 하부 박막(20)에 콘택홀(21)의 최종 패턴이 형성된다.In step S23 of step S20, as shown in FIG. 7, after etching of the organic anti-reflective layer 30 is completed, the semiconductor substrate 10 is in-situ state, that is, the etching is performed. The lower thin film 20 is subsequently dry-etched by a CF-based plasma 75, for example, a Co / C 4 F 8 plasma, without being delayed and leaving it in the etching chamber without being transferred from the chamber to another etching chamber. . Accordingly, the final pattern of the contact hole 21 is formed in the lower thin film 20.
이때, 상기 시즈닝(Seasoning) 공정 때에 상기 식각챔버의 내측벽에 증착되었던 단단하고 치밀한 구조의 고분자 물질 상에 동일한 재질의 고분자 물질이 증착되므로 상기 식각챔버의 내측벽 상의 고분자 물질이 두껍게 형성된다.In this case, since the polymer material of the same material is deposited on the hard and dense polymer material deposited on the inner wall of the etching chamber during the seasoning process, the polymer material on the inner wall of the etching chamber is thickly formed.
이와 같이, 상기 고분자 물질의 식각, 증착이 상기 식각챔버에 반도체 기판을 투입할 때마다 반복되므로 여러장의 반도체 기판을 식각처리하더라도 상기 식각챔버의 내측벽에 고분자 물질이 두껍게 증착하는 것이 억제되고 상기 고분자 물질로 인한 상기 반도체 기판의 오염 가능성이 낮아진다. 그 결과, 상기 식각챔버의 정기 보수주기가 연장되므로 설비의 가동율이 향상된다.As described above, since the etching and deposition of the polymer material are repeated every time the semiconductor substrate is inserted into the etching chamber, even if a plurality of semiconductor substrates are etched, the deposition of the polymer material on the inner wall of the etching chamber is suppressed and the polymer is prevented. The possibility of contamination of the semiconductor substrate due to the material is lowered. As a result, since the regular maintenance cycle of the etching chamber is extended, the operation rate of the equipment is improved.
따라서, 본 발명은 하나의 동일 식각챔버에서 인시튜 상태로 상기 유기 비반사층과 그 아래의 하부 박막을 각각의 서로 다른 플라즈마에 의해 건식 식각시킨다. 그 결과, 식각챔버의 추가 구입이 불필요하므로 경제적 비용부담이 경감된다. 또한, 공정 단순화와 생산성 향상이 가능하다. 그리고 상기 하부 박막의 식각에 따라 생성된 고분자 물질을 상기 유기 비반사층의 식각과 함께 식각시킬 수 있으므로 상기 반도체 기판의 오염이 방지될 수 있다. 이는 제품의 수율을 향상시키고 설비의 가동율을 향상시킨다.Accordingly, the present invention dry-etches the organic non-reflective layer and the lower thin film under the same plasma by each different plasma in situ in one same etching chamber. As a result, it is unnecessary to purchase additional etching chambers, thereby reducing the economic cost burden. In addition, process simplification and productivity improvement are possible. In addition, since the polymer material generated by the etching of the lower thin film may be etched together with the etching of the organic anti-reflective layer, contamination of the semiconductor substrate may be prevented. This improves the yield of the product and improves the utilization of the plant.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체 기판 상에 하부 박막을 적층하고 그 위에 유기 비반사층을 적층시키고 콘택홀을 위한 감광막의 패턴을 형성시킨다. 이후, 하나의 식각챔버에서 인시튜 상태로 상기 유기 비반사층을 O2/N2계열 플라즈마에 의해 식각시키고 상기 하부 박막을 C-F 계열 플라즈마에 의해 건식 식각시킨다. 따라서, 상기 하부 박막에 콘택홀의 최종 패턴이 형성된다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a lower thin film is laminated on a semiconductor substrate, an organic non-reflective layer is laminated thereon, and a pattern of a photoresist film for a contact hole is formed. Thereafter, the organic non-reflective layer is etched by the O 2 / N 2 -based plasma in an in situ state in one etching chamber and the lower thin film is dry-etched by the CF-based plasma. Thus, the final pattern of the contact hole is formed in the lower thin film.
더욱이, 본 발명은 상기 유기 비반사층의 식각 전에 상기 C-F 계열 플라즈마에 의해 상기 식각챔버의 내측벽에 고분자 물질을 증착시키고, 상기 유기 비반사층의 식각 때에 상기 고분자 물질을 식각시키며 상기 하부 박막의 식각 때에 상기 고분자 물질을 증착시킨다.Further, the present invention is to deposit a polymer material on the inner wall of the etching chamber by the CF-based plasma before etching the organic non-reflective layer, to etch the polymer material during the etching of the organic non-reflective layer and to etch the lower thin film The polymer material is deposited.
따라서, 본 발명은 식각챔버의 추가 구입이 불필요하므로 경제적 비용부담이 경감된다. 또한, 공정 단순화와 생산성 향상이 가능하다. 그리고 상기 고분자 물질에 의한 반도체 기판의 오염이 방지될 수 있다. 그 결과, 제품의 수율을 향상시키고 설비의 가동율을 향상시킨다.Therefore, the present invention does not require additional purchase of the etching chamber, thereby reducing the economic cost. In addition, process simplification and productivity improvement are possible. In addition, contamination of the semiconductor substrate by the polymer material may be prevented. As a result, the yield of the product is improved and the operation rate of the equipment is improved.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and the detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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Citations (4)
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|---|---|---|---|---|
| JPH03291929A (en) * | 1990-04-09 | 1991-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Dry etching method |
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|---|---|---|---|---|
| JPH03291929A (en) * | 1990-04-09 | 1991-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Dry etching method |
| KR970023814A (en) * | 1995-10-27 | 1997-05-30 | 김광호 | Semiconductor Dry Etching Method |
| KR970052727A (en) * | 1995-12-16 | 1997-07-29 | 김주용 | Multi-layer thin film etching method of polysilicon film, oxide film, and polysilicon film by in-situ process |
| JP2001085638A (en) * | 1999-08-31 | 2001-03-30 | Promos Technologies Inc | Method for making bottle type deep trench |
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