KR100412121B1 - METHOD FOR MANUFACTURING OF Thin Film Transistor - Google Patents
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Abstract
본 발명은 공정을 단순화하여 제조 비용을 절감시킬 수 있는 박막 트랜지스터의 제조방법에 관해 개시한다.The present invention discloses a method for manufacturing a thin film transistor that can simplify the process and reduce the manufacturing cost.
개시된 본 발명의 박막 트랜지스터의 제조방법은 절연 기판 상에 폴리 실리콘층, 게이트 절연막 및 도전층을 차례로 형성하는 단계; 도전층 상에 3-톤 형태를 갖는 마스크를 형성하는 단계; 3-톤 마스크의 제 1 층을 이용하여 폴리 실리콘층, 게이트 절연막 그리고 도전층을 동시에 선택적으로 1차 식각하는 단계; 3-톤 마스크의 제 1 층을 제거하는 단계; 3-톤 마스크의 제 2 층을 이용하여 1차 식각된 폴리 실리콘층이 소정부분 노출되도록 1차 식각된 게이트 절연막 및 도전층을 선택적으로 2차 식각하는 단계; 3-톤 마스크의 제 2 층을 제거하는 단계; 3-톤 마스크의 제 3 층을 이용하여 2차 식각된 게이트 절연막이 소정부분 노출되도록 2차 식각된 도전층을 선택적으로 3차 식각하여 게이트 전극을 형성하는 단계; 3-톤 마스크의 제 3 층을 제거하는 단계; 게이트 전극 양측의 폴리 실리콘층에 오프셋 영역을 갖는 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 소오스/드레인 영역이 소정부분 노출되도록 콘택홀을 갖는 층간 절연막을 형성하는 단계; 및 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 소오스/드레인 전극을 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor of the present invention disclosed includes sequentially forming a polysilicon layer, a gate insulating film, and a conductive layer on an insulating substrate; Forming a mask having a 3-tone shape on the conductive layer; Selectively primary etching the polysilicon layer, the gate insulating film and the conductive layer simultaneously using the first layer of the three-tone mask; Removing the first layer of the three-tone mask; Selectively secondary etching the first etched gate insulating film and the conductive layer to expose a portion of the first etched polysilicon layer using the second layer of the three-tone mask; Removing the second layer of the three-tone mask; Forming a gate electrode by selectively terminating a second etched conductive layer to expose a predetermined portion of the second gate etched gate insulating layer using a third layer of a three-tone mask; Removing the third layer of the three-tone mask; Forming a source / drain region having an offset region in the polysilicon layer on both sides of the gate electrode; Forming an interlayer insulating film having contact holes to expose a portion of the source / drain regions on the resultant; And forming a source / drain electrode in contact with the source / drain region through the contact hole.
Description
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 특히 공정을 단순화하여 제조 비용을 절감시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor, and more particularly to a method for manufacturing a thin film transistor that can reduce the manufacturing cost by simplifying the process.
평판표시장치(Flat Panel Display)의 일종인 LCD(Liquid Crystal Display)는 액체의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 인가하여 광학적 이방성을 변화시켜 얻어지는 명암의 차이로 화상을 얻는 장치로서, 사용되는 액정의 종류에 따라 TN(Twisted Nematic), STN(Super TN), 강유전성(Ferro electric) LCD 등으로 나누어지고, 화소의 스위칭 소자인 TFT를 각 화소마다 내장하는 TFT LCD 등이 사용되고 있다.Liquid Crystal Display (LCD), a type of flat panel display, is a device that obtains an image with a difference in contrast obtained by changing an optical anisotropy by applying an electric field to a liquid crystal having both liquidity and optical properties of a crystal. According to the type of liquid crystal used, TN (Twisted Nematic), STN (Super TN), Ferro electric (Ferro electric) LCD, etc. are divided into a TFT LCD and the like is built in TFT for each pixel.
이러한 LCD는 종래 음극선관(Cathode Ray Tube)에 비해 소비전력이 낮고, 경박단소화가 용이하며 칼라화, 대형화 및 고정세화가 가능하여 차츰 사용 범위가 넓어지고 있으며, 최근에는 액정의 응답속도가 빠르고 고화질화에 유리한 TFT-LCD가 주목받고 있다.These LCDs have lower power consumption, easier light weight and shorter size than conventional cathode ray tubes, and can be used in color, large size, and high resolution, and are gradually expanding their range of use. Advantageous TFT-LCDs have attracted attention.
상기의 LCD는 각각 투명전극 패턴들이 형성되어 있는 상·하측 기판의 사이에 액정이 밀봉되어 있는 형태로 구성되는데, 상기의 LCD는 석영이나 유리 또는 플라스틱 필름 등과 같은 투명 재질의 상·하측 기판 상에 ITO(Indium Thin Oxide)나 SnO2등의 화소전극과 공통전극이 되는 투명전극 패턴과, 상기 투명전극 패턴의 단락을 방지하기 위한 보호막과, 액정을 일정 방향으로 배열시키기 위한 배향막이 형성되어 있다. 여기서 상기 배향막은 방향성을 주기 위하여 원통형의 코아에 천이 감겨 있는 러빙 롤로 러빙을 실시하여 일정 방향의 골들이 형성되어 있으며, 상기 하측 액정기판에는 칼라 필터가 형성되어 있다.The LCD is composed of liquid crystals sealed between upper and lower substrates on which transparent electrode patterns are formed, respectively. The LCD is formed on upper and lower substrates of a transparent material such as quartz, glass, or plastic film. A transparent electrode pattern serving as a common electrode and a pixel electrode such as indium thin oxide (ITO) or SnO 2 , a protective film for preventing a short circuit of the transparent electrode pattern, and an alignment film for arranging liquid crystals in a predetermined direction are formed. Here, the alignment layer is subjected to rubbing with a rubbing roll wound around a cylindrical core to give directionality, and valleys in a predetermined direction are formed, and a color filter is formed on the lower liquid crystal substrate.
또한 상기 상·하측 기판은 일정한 셀갭을 갖고 실 패턴에 의해 봉합되어 있으며, 상기 상·하측 기판 사이의 셀갭에는 액정이 밀봉되어 있다.In addition, the upper and lower substrates have a constant cell gap and are sealed by a seal pattern, and the liquid crystal is sealed in the cell gap between the upper and lower substrates.
상기의 LCD는 독립적으로 화면을 나타내지 못하고 발광소자 예를 들어, EL(Electro luminescence) 소자나 발광 다이오드(light emitting diode) 판넬 또는 냉음극선관(Cold Cathode Fluorescence Lamp) 등의 광원을 구비하는 모듈의 형태로 사용되며, 바탕색과 액정 구동 시의 색으로 화면을 구성한다.The LCD does not display a screen independently, but has a light emitting device, for example, a module having a light source such as an EL (Electro luminescence) device, a light emitting diode panel or a cold cathode fluorescent lamp (Cold Cathode Fluorescence Lamp) The screen is composed of the background color and the color of the liquid crystal drive.
여기서, TFT-LCD는 하측기판에 형성되어 있는 각 화소전극의 일측에 화소전극을 스위칭하는 TFT가 형성되어 있으며, 상기 TFT는 실리콘을 채널층으로하여 게이트가 채널층의 하부에 형성되는 저부 게이트형과 그 반대인 상부 게이트형이 있다.Here, in the TFT-LCD, a TFT for switching pixel electrodes is formed on one side of each pixel electrode formed on the lower substrate, and the TFT is a bottom gate type in which a gate is formed below the channel layer using silicon as a channel layer. And vice versa.
이하, 첨부된 도면을 참조하여 종래의 박막 트랜지스터에 대하여 설명하기로 한다.Hereinafter, a conventional thin film transistor will be described with reference to the accompanying drawings.
도 1은 종래의 일실시예에 따른 오프셋 구조의 박막 트랜지스터를 나타낸 단면도이고, 도 2는 종래의 다른 실시예에 따른 LDD 박막 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view illustrating a thin film transistor having an offset structure according to an exemplary embodiment, and FIG. 2 is a cross-sectional view illustrating an LDD thin film transistor according to another exemplary embodiment.
종래의 일실시예에 따른 오프셋 구조의 박막 트랜지스터는, 도 1에 도시한 바와 같이, 투명한 절연 기판(10) 상에 폴리 실리콘 재질의 활성층(11)이 형성되어 있고, 상기 활성층(11) 상에는 소정 부분을 노출시키는 게이트 절연막(12)이 형성되어 있다. 그리고 게이트 절연막(12) 상에는 상기 활성층(11)의 중앙 부분 상측과 대응되는 부분에 금속 재질의 게이트 전극(13)이 형성되어 있다.In the offset structure thin film transistor according to the related art, an active layer 11 made of polysilicon is formed on a transparent insulating substrate 10, as shown in FIG. 1, and a predetermined thickness is formed on the active layer 11. The gate insulating film 12 which exposes a part is formed. A gate electrode 13 made of metal is formed on a portion of the gate insulating layer 12 that corresponds to an upper portion of the center portion of the active layer 11.
상기 게이트 전극(13) 양측의 활성층(11)에 소오스/드레인 영역(14)이 형성되어 있다.Source / drain regions 14 are formed in the active layers 11 on both sides of the gate electrode 13.
또한, 상기 구조의 전면에 상기 소오스/드레인 영역(14)을 노출시키는 콘택홀을 갖는 층간 절연막(15)이 형성되어 있으며, 상기 콘택홀을 통하여 소오스/드레인 영역(14)과 접촉되는 소오스/드레인 전극(16)이 형성되어 있다.In addition, an interlayer insulating layer 15 having a contact hole exposing the source / drain region 14 is formed on an entire surface of the structure, and a source / drain contacting the source / drain region 14 through the contact hole. The electrode 16 is formed.
이때, 상기 게이트 절연막(12) 두께만큼 게이트 전극(13)과 활성층(11) 사이에 오프셋(offset) 영역(17)이 형성된다.In this case, an offset region 17 is formed between the gate electrode 13 and the active layer 11 by the thickness of the gate insulating layer 12.
종래의 다른 실시예에 따른 LDD 구조의 박막 트랜지스터는, 도 2에 도시한 바와 같이, 투명한 절연 기판(20)상에 폴리 실리콘 재질의 활성층(21)이 형성되어 있고, 상기 활성층(21)의 중앙 부분 상측에 게이트 절연막(22)과 금속 재질의 게이트 전극(22)이 차례로 형성되어 있다.In the LDD structured thin film transistor according to another exemplary embodiment, as shown in FIG. 2, an active layer 21 made of polysilicon is formed on a transparent insulating substrate 20, and the center of the active layer 21 is formed. A gate insulating film 22 and a metal gate electrode 22 are sequentially formed above the portion.
그리고 상기 게이트 전극(23) 양측의 활성층(21)에 LDD 영역(24)이 형성되어 있고, 상기 게이트 전극(23)과 게이트 절연막(22) 양측벽에 절연막 스페이서(25)가 형성되어 있으며, 상기 절연막 스페이서(25) 양측의 활성층(21)에 소오스/드레인 영역(26)이 형성되어 있다.LDD regions 24 are formed in the active layers 21 on both sides of the gate electrode 23, and insulating layer spacers 25 are formed on both sidewalls of the gate electrode 23 and the gate insulating layer 22. Source / drain regions 26 are formed in the active layers 21 on both sides of the insulating film spacers 25.
또한, 상기 구조의 전면에 상기 소오스/드레인 영역(26)을 노출시키는 콘택홀을 갖는 층간 절연막(27)이 형성되어 있으며, 상기 콘택홀을 통하여 소오스/드레인 영역(26)과 접촉되는 소오스/드레인 전극(28)이 형성되어 있다.In addition, an interlayer insulating layer 27 having a contact hole exposing the source / drain region 26 is formed on the entire surface of the structure, and a source / drain contacting the source / drain region 26 through the contact hole. An electrode 28 is formed.
그러나 상기와 같은 종래의 박막 트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional thin film transistor manufacturing method has the following problems.
폴리 실리콘 재질의 활성층을 갖는 박막 트랜지스터는 높은 누설전류를 감소시키기 위해 오프셋 박막 트랜지스터 및 LDD 박막 트랜지스터로 구성하였다. 그러나 오프셋 박막 트랜지스터 및 LDD 박막 트랜지스터는 마스크 공정을 1개 내지 2개 이상 추가시켜야 한다.A thin film transistor having an active layer made of polysilicon is composed of an offset thin film transistor and an LDD thin film transistor to reduce high leakage current. However, offset thin film transistors and LDD thin film transistors require the addition of one or more mask processes.
따라서, 마스크 공정에 따른 제조비용을 증가되므로 저가의 고품위 폴리 실리콘 TFT-LCD를 제작하는데 어려움이 있었다.As a result, the manufacturing cost according to the mask process is increased, which makes it difficult to manufacture low-cost, high-quality polysilicon TFT-LCDs.
또한, 상기와 같은 추가 공정으로 인해 폴리 실리콘 박막 트랜지스터의 제작 수율이 현저히 떨어졌다.In addition, the manufacturing process of the polysilicon thin film transistor has been significantly reduced due to the above additional process.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 하나의 마스크를 이용하여 활성층, 오프셋 영역 그리고 게이트 전극을 동시에 구현하므로 공정을 단순화하고 비용을 절감시킬 수 있는 박막 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems and provides a method of manufacturing a thin film transistor that can simplify the process and reduce the cost by simultaneously implementing the active layer, the offset region and the gate electrode using a single mask. There is a purpose.
도 1은 종래의 일실시예에 따른 오프셋 박막 트랜지스터를 나타낸 단면도1 is a cross-sectional view showing an offset thin film transistor according to a conventional embodiment
도 2는 종래의 다른 실시예에 따른 LDD 박막 트랜지스터를 나타낸 단면도2 is a cross-sectional view illustrating an LDD thin film transistor according to another exemplary embodiment.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정 단면도3A to 3F are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
30 : 기판 31a : 활성층30 substrate 31a active layer
32 : 게이트 절연막 33a : 게이트 전극32: gate insulating film 33a: gate electrode
34 : 포토레지스트 패턴 35 : 오프셋 영역34: photoresist pattern 35: offset area
36 : 소오스/드레인 영역 37 : 층간 절연막36 source / drain region 37 interlayer insulating film
38 : 콘택홀 39 : 소오스/드레인 전극38 contact hole 39 source / drain electrode
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 제조방법은 본 발명의 박막 트랜지스터의 제조방법은 절연 기판 상에 폴리 실리콘층, 게이트 절연막 및 도전층을 차례로 형성하는 단계; 도전층 상에 3-톤 형태를 갖는 마스크를 형성하는 단계; 3-톤 마스크의 제 1 층을 이용하여 폴리 실리콘층, 게이트 절연막 그리고 도전층을 동시에 선택적으로 1차 식각하는 단계; 3-톤 마스크의 제 1 층을 제거하는 단계; 3-톤 마스크의 제 2 층을 이용하여 1차 식각된 폴리 실리콘층이 소정부분 노출되도록 1차 식각된 게이트 절연막 및 도전층을 선택적으로 2차 식각하는 단계; 3-톤 마스크의 제 2 층을 제거하는 단계; 3-톤 마스크의 제 3 층을 이용하여 2차 식각된 게이트 절연막이 소정부분 노출되도록 2차 식각된 도전층을 선택적으로 3차 식각하여 게이트 전극을 형성하는 단계; 3-톤 마스크의 제 3 층을 제거하는 단계; 게이트 전극 양측의 폴리 실리콘층에 오프셋 영역을 갖는 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 소오스/드레인 영역이 소정부분 노출되도록 콘택홀을 갖는 층간 절연막을 형성하는 단계; 및 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 소오스/드레인 전극을 형성하는 단계를 포함한 것을 특징으로 한다.The method of manufacturing the thin film transistor of the present invention for achieving the above object comprises the steps of sequentially forming a polysilicon layer, a gate insulating film and a conductive layer on an insulating substrate; Forming a mask having a 3-tone shape on the conductive layer; Selectively primary etching the polysilicon layer, the gate insulating film and the conductive layer simultaneously using the first layer of the three-tone mask; Removing the first layer of the three-tone mask; Selectively secondary etching the first etched gate insulating film and the conductive layer to expose a portion of the first etched polysilicon layer using the second layer of the three-tone mask; Removing the second layer of the three-tone mask; Forming a gate electrode by selectively terminating a second etched conductive layer to expose a predetermined portion of the second gate etched gate insulating layer using a third layer of a three-tone mask; Removing the third layer of the three-tone mask; Forming a source / drain region having an offset region in the polysilicon layer on both sides of the gate electrode; Forming an interlayer insulating film having contact holes to expose a portion of the source / drain regions on the resultant; And forming a source / drain electrode in contact with the source / drain region through the contact hole.
상기 본 발명의 박막 트랜지스터의 제조방법은 상기 도전층은 MoW, Mo를 이용하는 것이 바람직하다.In the method for manufacturing the thin film transistor of the present invention, the conductive layer is preferably MoW, Mo.
또한, 상기 게이트 절연막은 건식식각 공정을 이용하여 선택적으로 제거하는 것이 바람직하다.In addition, the gate insulating film may be selectively removed using a dry etching process.
또한, 상기 오프셋 영역은 1∼3㎛임을 특징으로 하는 것이 바람직하다.In addition, the offset region is preferably characterized in that 1 to 3㎛.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터의 제조방법에 대하여 보다 상세히 설명한다.Hereinafter, a method of manufacturing the thin film transistor of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법은, 도 3a에 도시한 바와 같이, 먼저 투명한 절연 기판(30)상에 폴리 실리콘층(31), 게이트 절연막(32) 그리고 금속층(33)을 차례로 증착하고, 상기 금속층(33)상에 포토레지스트를 증착한 후, 노광 및 현상공정을 이용하여 3단의 측면 단차진 3-톤(tone) 형태를 갖는 포토레지스트 패턴(34)을 형성한다. 이때, 상기 금속층(33)은 MoW, Mo를 이용한다.In the method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention, as shown in FIG. 3A, first, a polysilicon layer 31, a gate insulating layer 32, and a metal layer 33 are formed on a transparent insulating substrate 30. After the deposition, the photoresist is deposited on the metal layer 33, and then a photoresist pattern 34 having a three-sided stepped three-tone shape is formed by using an exposure and development process. At this time, the metal layer 33 uses MoW, Mo.
도 3b에 도시한 바와 같이 상기 포토레지스트 패턴(34)의 제 1 층(34a)을 마스크로 이용하여 상기 폴리 실리콘층(31), 게이트 절연막(32) 그리고 금속층(33)을 동시에 선택적으로 제거하여 폴리 실리콘 재질의 활성층(31a)을 형성한다. 이때, 상기 폴리 실리콘층(31), 게이트 절연막(32), 금속층(33)은 건식식각 및 습식식각 공정을 이용하여 제거한다.As shown in FIG. 3B, the polysilicon layer 31, the gate insulating layer 32, and the metal layer 33 are selectively removed at the same time by using the first layer 34a of the photoresist pattern 34 as a mask. The active layer 31a of polysilicon is formed. In this case, the polysilicon layer 31, the gate insulating layer 32, and the metal layer 33 are removed using a dry etching process and a wet etching process.
도 3c에 도시한 바와 같이, 상기 포토레지스트 패턴의 제 1 층(34a)을 제거한 후, 포토레지스트 패턴의 제 2 층(34b)을 마스크로 이용하여 상기 활성층(31a)이 소정부분 노출되도록 게이트 절연막(32)과 금속층(33)을 동시에 선택적으로 제거한다. 이때, 상기 게이트 절연막(32) 제거는 건식식각 공정을 이용한다.3C, after removing the first layer 34a of the photoresist pattern, using the second layer 34b of the photoresist pattern as a mask, the gate insulating layer is exposed so that the active layer 31a is partially exposed. The 32 and the metal layer 33 are selectively removed at the same time. At this time, the gate insulating layer 32 is removed using a dry etching process.
도 3d에 도시한 바와 같이 상기 포토레지스트 패턴의 제 2 층(34b)을 제거한 후, 상기 포토레지스트 패턴의 제 3 층(34c)을 마스크로 이용하여 상기 게이트 절연막(32)이 소정부분 노출되도록 금속층(33)을 선택적으로 제거하여 게이트 전극(33)을 형성한다. 이때, 상기 게이트 절연막(32) 두께만큼 활성층(31a)에 오프셋 영역(35)이 형성된다. 상기 오프셋 영역(35)은 1∼3㎛이다.After removing the second layer 34b of the photoresist pattern as shown in FIG. 3D, the metal layer is exposed to a predetermined portion by using the third layer 34c of the photoresist pattern as a mask. The gate electrode 33 is formed by selectively removing the 33. In this case, an offset region 35 is formed in the active layer 31a by the thickness of the gate insulating layer 32. The offset region 35 is 1 to 3 mu m.
한편, 도면에는 도시하지 않았지만 상기 오프셋 영역(35) 형성의 다른 실시예는 상기 포토레지스트 패턴(34)을 이용하여 게이트 절연막(32)이 소정부분 노출되도록 금속층(33)을 제거하여 게이트 전극(33a)을 형성한 후, 상기 포토레지스트 패턴(34)을 마스크로 이용하여 활성층(31a)이 소정부분 노출되도록 게이트 전극(33a)과 게이트 절연막(32)을 선택적으로 제거한다.Meanwhile, although not shown, another embodiment of forming the offset region 35 may include removing the metal layer 33 to expose a predetermined portion of the gate insulating layer 32 using the photoresist pattern 34 to form the gate electrode 33a. ), The gate electrode 33a and the gate insulating layer 32 are selectively removed to expose a predetermined portion of the active layer 31a using the photoresist pattern 34 as a mask.
도 3e에 도시한 바와 같이 상기 포토레지스트 패턴의 제 3 층(34c)을 제거한 후, 상기 게이트 전극(33a)을 마스크로 이용하여 불순물 이온주입 공정을 통해 상기 게이트 전극(33a) 양측의 활성층(31a)에 소오스/드레인 영역(36)을 형성하고 열처리 공정을 실시한다.As shown in FIG. 3E, after the third layer 34c of the photoresist pattern is removed, the active layers 31a on both sides of the gate electrode 33a are formed through an impurity ion implantation process using the gate electrode 33a as a mask. ) Source / drain regions 36 are formed and heat treatment is performed.
이어, 상기 게이트 전극(33a)을 포함한 기판(30) 전면에 층간 절연막(37)을 형성하고, 상기 소오스/드레인 영역(36)이 소정부분 노출되도록 층간 절연막(37)을 선택적으로 제거하여 콘택홀(38)을 형성한다.Subsequently, an interlayer insulating layer 37 is formed on the entire surface of the substrate 30 including the gate electrode 33a, and the interlayer insulating layer 37 is selectively removed so that the source / drain region 36 is partially exposed. (38) is formed.
도 3f에 도시한 바와 같이 상기 콘택홀(38)을 포함한 층간 절연막(37)상에 제 2 금속층을 증착하고, 상기 콘택홀(38)을 통하여 소오스/드레인 영역(36)과 접촉되는 소오스/드레인 전극(39)을 형성한다.As shown in FIG. 3F, a second metal layer is deposited on the interlayer insulating layer 37 including the contact hole 38, and is contacted with the source / drain region 36 through the contact hole 38. The electrode 39 is formed.
한편, 상기 3-톤 형태를 갖는 포토레지스트 패턴(34)의 제 1 층(34a)의 투과율은 10∼30%이고, 제 2 층(34b)의 투과율은 30∼60%이며, 제 3 층(34c)의 투과율은 70% 이상이다.Meanwhile, the transmittance of the first layer 34a of the photoresist pattern 34 having the 3-tone shape is 10 to 30%, and the transmittance of the second layer 34b is 30 to 60%, and the third layer ( The transmittance of 34c) is 70% or more.
또한, 상기 포토레지스트 패턴(34)을 2-톤 형태를 갖도록 형성할 수 있다.In addition, the photoresist pattern 34 may be formed to have a 2-tone shape.
이상에서 설명한 바와 같이 본 발명의 박막 트랜지스터의 제조방법에 의하면, 하프톤 마스크(halftone mask)를 이용하여 활성층과 오프셋 영역 그리고 게이트 전극을 하나의 마스크로 형성할 수 있다. 즉, 상기 하프톤 마스크 형성 후, 게이트 전극 형성을 위한 도전층 식각과 오프셋 영역 형성을 위한 게이트 절연막 식각 그리고 활성층 형성을 위한 폴리 실리콘층 식각을 하나의 마스크로 형성할 수있다.As described above, according to the method of manufacturing the thin film transistor of the present invention, the active layer, the offset region, and the gate electrode may be formed as one mask by using a halftone mask. That is, after forming the halftone mask, the conductive layer etching for forming the gate electrode, the gate insulating layer etching for forming the offset region, and the polysilicon layer etching for forming the active layer may be formed as one mask.
따라서, 종래와 비교하여 마스크 공정을 감소시키므로 공정을 단순화하고, 제조 비용을 절감시킬 수 있으므로 저가의 고품위 폴리 실리콘 TFT-LCD를 제작할 수 있다.Therefore, since the mask process is reduced as compared with the related art, the process can be simplified and the manufacturing cost can be reduced, thereby making it possible to manufacture low-cost, high-quality polysilicon TFT-LCD.
그리고 추가공정의 감소로 폴리 실리콘 박막 트랜지스터의 수율을 향상시킬 수 있다.In addition, it is possible to improve the yield of polysilicon thin film transistors by reducing additional processes.
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