KR100410615B1 - 폴딩캐스코드차동증폭기 - Google Patents

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Abstract

본 발명은 폴딩 캐스코드 구조에 따라 필요한 바이어스를, 차동 증폭기의 동작상 발생하는 전위를 이용하여 바이어스로 사용함으로써 회로를 단순화시킨 폴딩 캐스코드 차동 증폭기에 관한 것이다.
따라서, 본 발명에서는, 기본적으로 폴딩 캐스코드를 갖음에 따라 필요한 바이어스(Bias)를 발생시키는 회로를 사용하지 않음에 따라 회로의 단순화가 가능하며, 이에 따라서 출력단의 동작 범위를 증가시키며, 이는 고주파수에 동작하는 버퍼 증폭기로 활용시 큰 장점이 있는 효과가 있다.

Description

폴딩 캐스코드 차동 증폭기
본 발명은 차동 증폭기에 관한 것으로서, 특히 폴딩 캐스코드 구조에 따라 필요한 바이어스를, 차동 증폭기의 동작상 발생하는 전위를 이용하여 바이어스로 사용함으로써 회로를 단순화시킨 폴딩 캐스코드 차동 증폭기에 관한 것이다.
일반적으로, CMOS를 이용한 차동 증폭기의 구현에 있어서 폴딩 캐스코드(Folding Cascode) 구조는 비록 증폭도는 낮지만, 동상 입력의 동작 범위가 넓고, 전원 잡음에 대해서 강하고, 출력단의 부하에 따라서 -dB pole이 결정되므로 넓은 주파수 대역을 갖을 수 있기 때문에 저전압 동작의 응용 및 고주파수 처리를 위한 증폭기로 많은 이용이 되고 있다.
도 1 은 기본적인 캐스코드 증폭기를 도시한 도면으로서, 전원전압(VDD)과 접지전압(GND) 사이에 제 1, 제 2, 및 제 3 엔모스 트랜지스터의 전류통로가 직렬 연결되고 각각 서로다른 입력값(VIN, VB1, VB2)에 응답하도록 구성되어 있다.
상기 캐스코드 증폭기는 차동 증폭기의 입력단으로 이용되며, 이의 특성은 출력단에서의 출력 임피던스를 증가시키며, 이득(Gain)이 크며, 전원전압에 대한 노이즈의 특성(PSRR; Power Supply Rejection Ratio)이 좋고, 고주파수 동작의 사용을 위해서 증폭기의 입력단과 출력단 사이에 존재하는 기생 커패시턴스 (Parasitic capacitance)의 영향을 줄여주기 위해서 고안되었다. 그러나, 이 회로의 사용에 있어 단점은 출력 신호의 하측단 동작영역이 제한을 받는다는 것이다.
도 2 는 상기 도 1 의 캐스코드 증폭기를 변형시킨 폴딩 캐스코드 증폭기를 도시한 도면으로서, 전원전압(VDD)과 접지전압(GND) 사이에 전류통로가 연결되고 입력신호(VIN)에 응답하는 엔모스 트랜지스터(M1)와, 상기 전원전압과 접지전압 사이에 전류통로가 직렬 연결되고 서로다른 입력신호(VB1, VB2)에 응답하는 피모스 트랜지스터(M2), 및 엔모스 트랜지스터(M3)로 구성되어 있다.
도 3 은 종래기술에 의한 상기 도 2 의 폴딩 캐스코드 증폭기를 사용한 차동증폭기의 응용례로서, 전원전압(VDD)과 제 1 노드(N1) 사이에 전류통로가 연결되고상기 제 1 노드(N1)의 신호에 응답하는 제 1 트랜지스터(MP1)와, 상기 전원전압 (VDD)과 IS 출력단(IS) 사이에 전류통로가 연결되고 상기 IS 출력단(IS)의 신호에 응답하는 제 2 트랜지스터(MP2)와, 상기 전원전압(VDD)과 제 2 노드(N2) 사이에 전류통로가 연결되고 상기 IS 출력단(IS)의 신호에 응답하는 제 3 트랜지스터(MP3)와, 상기 전원전압과 제 3 노드(N3) 사이에 전류통로가 연결되고 상기 IS 출력단 (IS)의 신호에 응답하는 제 4 트랜지스터(MP4)와, 상기 전원전압과 출력단(VO) 사이에 전류통로가 연결되고 상기 제 1 노드(N1)의 신호에 응답하는 제 5 트랜지스터 (MP5)와, 상기 제 1 노드(N1)와 제 4 노드(N4) 사이에 전류통로가 연결되고 VB 입력 신호(VB)에 응답하는 제 6 트랜지스터(MN6)와, 상기 제 4 노드(N4)와 접지전압 (VSS) 사이에 전류통로가 연결되고 상기 제 2 노드(N2)의 신호에 응답하는 제 7 트랜지스터(MN7)와, 상기 제 2 노드(N2)와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드(N2)의 신호에 응답하는 제 8 트랜지스터(MN8)와, 상기 제 3 노드(N3)와 제 4 노드(N4) 사이에 전류통로가 연결되고 VP 입력신호(VP)에 응답하는 제 9 트랜지스터(MP9)와, 상기 제 3 노드(N3)와 제 5 노드(N5) 사이에 전류통로가 연결되고 VN 입력신호(VN)에 응답하는 제 10 트랜지스터(MP10)와, 상기 출력단(VO)과 제 5 노드(N5) 사이에 전류통로가 연결되고 상기 VB 입력신호(VB)에 응답하는 제 11 트랜지스터(MN11), 및 상기 제 5 노드(N5)와 접지전압(VSS) 사이에 전류통로가 연결되고 상기 제 2 노드(N2)의 신호에 응답하는 제 12 트랜지스터(MN12)로 구성되어 있다.
상기 도 2 의 폴딩 캐스코드 증폭기를 응용하여 동도면에 사용하면 상기에서기술된 장점을 취하면서 출력 신호의 하측단 동작 영역의 제한이 기존의 구조와 동일하게 되며, 더욱이 input commom mode rage가 넓어지는 장점이 추가된다는 것이다.
본 발명은, 상기 폴딩 캐스코드 차동증폭기의 바이어스 회로를 보다 간략화하고 출력단의 동작 범위를 보다 증가시키는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 전원전압과 제 1 노드 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 1 트랜지스터와, 상기 전원전압과 IS 출력단 사이에 전류통로가 연결되고 상기 IS 출력단의 신호에 응답하는 제 2 트랜지스터와, 상기 전원전압과 제 2 노드 사이에 전류통로가 연결되고 상기 IS 출력단의 신호에 응답하는 제 3 트랜지스터와, 상기 전원전압과 제 3 노드 사이에 전류통로가 연결되고 상기 IS 출력단의 신호에 응답하는 제 4 트랜지스터와, 상기 전원전압과 출력단 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 5 트랜지스터를 구비한 폴딩 캐스코드 차동증폭기에 있어서, 상기 제 1 노드와 제 4 노드 사이에 전류통로가 연결되고 상기 제 3 노드의 신호에 응답하는 제 6 트랜지스터와; 상기 제 4 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 7 트랜지스터와; 상기 제 2 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 8 트랜지스터와; 상기 제 3 노드와 제 4 노드 사이에 전류통로가 연결되고 VP 입력 신호에 응답하는 제 9 트랜지스터와; 상기 제 3 노드와 제 5 노드 사이에 전류통로가연결되고 VN 입력 신호에 응답하는 제 10 트랜지스터와; 상기 출력단과 제 5 노드 사이에 전류통로가 연결되고 상기 제 3 노드의 신호에 응답하는 제 11 트랜지스터; 및 상기 제 5 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 12 트랜지스터를 구비하는 것을 특징으로 한다.
도 1 은 기본적인 캐스코드 증폭기를 나타낸 회로도이다.
도 2 는 상기 도 1 의 캐스코드 증폭기를 변형시킨 폴딩 캐스코드 증폭기를 나타낸 회로도이다.
도 3 은 종래기술에 의한 상기 도 2 의 폴딩 캐스코드 증폭기를 사용한 차동증폭기의 응용례를 나타낸 회로도이다.
도 4 는 본 발명에 의한 캐스코드 차동증폭기의 일실시예를 나타낸 회로도이다.
도 5a 는 상기 도 5d는 상기 도 4 에 의한 AC 특성 곡선 및 입력과 출력차에 관한 신호 특성을 나타낸 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 4 는 본 발명에 의한 캐스코드 차동증폭기의 일실시예를 나타낸 회로도로서, 전원전압(VDD)과 제 1 노드(Nd1) 사이에 전류통로가 연결되고 상기 제 1 노드 (Nd1)의 신호에 응답하는 제 1 트랜지스터(MP1)와, 상기 전원전압과 IS 출력단(IS) 사이에 전류통로가 연결되고 상기 IS 출력단(IS)의 신호에 응답하는 제 2 트랜지스터(MP2)와, 상기 전원전압과 제 2 노드(Nd2) 사이에 전류통로가 연결되고 상기 IS 출력단(IS)의 신호에 응답하는 제 3 트랜지스터(MP3)와, 상기 전원전압과 제 3 노드(Nd3) 사이에 전류통로가 연결되고 상기 IS 출력단(IS)의 신호에 응답하는 제 4 트랜지스터(MP4)와, 상기 전원전압과 출력단(VO) 사이에 전류통로가 연결되고 상기 제 1 노드(Nd1)의 신호에 응답하는 제 5 트랜지스터(MP5)와, 상기 제 1 노드(Nd1)와 제 4 노드(Nd4) 사이에 전류통로가 연결되고 상기 제 3 노드(Nd3)의 신호에 응답하는 제 6 트랜지스터(MN6)와, 상기 제 4 노드(Nd4)와 접지전압(VSS) 사이에 전류통로가 연결되고 상기 제 2 노드(Nd2)의 신호에 응답하는 제 7 트랜지스터(MN7)와, 상기 제 2 노드(Nd2)와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드 (Nd2)의 신호에 응답하는 제 8 트랜지스터(MN8)와, 상기 제 3 노드(Nd3)와 제 4 노드(Nd4) 사이에 전류통로가 연결되고 VP 입력신호(VP)에 응답하는 제 9 트랜지스터 (MP9)와, 상기 제 3 노드(Nd3)와 제 5 노드(Nd5) 사이에 전류통로가 연결되고 VN 입력신호(VN)에 응답하는 제 10 트랜지스터(MP10)와, 상기 출력단(VO)과 제 5 노드 (Nd5) 사이에 전류통로가 연결되고 상기 제 3 노드(Nd3)의 신호에 응답하는 제 11 트랜지스터(MN11), 및 상기 제 5 노드(Nd5)와 접지전압(VSS) 사이에 전류통로가 연결되고 상기 제 2 노드(Nd2)의 신호에 응답하는 제 12 트랜지스터(MN12)로 구성되어 있다.
즉, 상기와 같이 구성된 본 발명의 회로에서 폴딩되는 제 6 트랜지스터(MN6)와 제 11 트랜지스터(MN11)에는 바이어스 회로가 부가적으로 필요한데, 본 발명은 제 4 트랜지스터(MP4)의 드레인단과 제 9, 제 10 트랜지스터(MP9, MP10)의 소오스단 즉, 제 3 노드(Nd3)를 제 6, 제 11 트랜지스터(MN6, MN11)의 바이어스로 이용한 것이다.
도 5a 도 5b, 도 5c, 도 5d는 상기 도 4 에 의한 AC 특성 곡선 및 입력과 출력차에 관한 신호 특성을 나타낸 그래프로서, 상기 도 4 및 도 5a 내지 도 5d를 참조하여 살펴보면 다음과 같다.
본 발명에서 제 3 노드(Nd3)를 제 6 및 제 11 트랜지스터(MN6, MN11)의 바이어스로 이용하면, 상기 제 3 노드(Nd3)의 동작되는 전압에 따라서 AC 이득(gain)의 감소 측면에서 다소 불리한 점이 있으나, AC 이득 특성에 관한 그라프인 도 5a를 보면, 전체적인 DC 이득은 다소 감쇄했으나 문제가 되지 않음을 알 수 있다.
도 5b 는 차동증폭기의 출력단과 음성 입력단(negative input)을 서로 연결하고 양성 입력단(Positive input)에 DC 전압을 스위프(Sweep)시켰을 때, 즉 다시 말하면 Buffer로 동작시킬 때의 출력 특성을 상호 비교한 특성 그래프이고, 도 5c 는 상기 도 5b 의 차이를 좀 더 알기 쉽게 하기 위해서 출력값과 입력신호의 차이를 바로 그린 것이다. 결국, 도 5b와 도 5c는 같은 관점에서 해석이 가능한데 거의 동일한 특성이 얻어짐을 알 수가 있다.
도 5d 는 본 발명에 의한 제 3 노드(Nd3)의 동작되는 전압이면서 폴딩 캐스코드(Folding Cascode)단의 바이어스 전압으로 이용되는 전압을 그려 놓은 것인데, 실제적으로 상기 도 3 의 폴딩 캐스코드단의 바이어스는 도 5b의 임의의 한 점을 이용하는 것이다.
따라서, 상술한 바와 같이 본 발명에서는, 기본적으로 폴딩 캐스코드를 갖음에 따라 필요한 바이어스(Bias)를 발생시키는 회로를 사용하지 않음에 따라 회로의 단순화가 가능하며, 이에 따라서 출력단의 동작 범위를 증가시키며, 이는 고주파수에 동작하는 버퍼 증폭기로 활용시 큰 장점이 있는 효과가 있다.

Claims (1)

  1. 전원전압과 제 1 노드 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 1 트랜지스터와, 상기 전원전압과 IS 출력단 사이에 전류통로가 연결되고 상기 IS 출력단의 신호에 응답하는 제 2 트랜지스터와, 상기 전원전압과 제 2 노드 사이에 전류통로가 연결되고 상기 IS 출력단의 신호에 응답하는 제 3 트랜지스터와, 상기 전원전압과 제 3 노드 사이에 전류통로가 연결되고 상기 IS 출력단의 신호에 응답하는 제 4 트랜지스터와, 상기 전원전압과 출력단 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 5 트랜지스터를 구비한 폴딩 캐스코드 차동증폭기에 있어서, 상기 제 1 노드와 제 4 노드 사이에 전류통로가 연결되고 상기 제 3 노드의 신호에 응답하는 제 6 트랜지스터와; 상기 제 4 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 7 트랜지스터와; 상기 제 2 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 8 트랜지스터와; 상기 제 3 노드와 제 4 노드 사이에 전류통로가 연결되고 VP 입력신호에 응답하는 제 9 트랜지스터와; 상기 제 3 노드와 제 5 노드 사이에 전류통로가 연결되고 VN 입력신호에 응답하는 제 10 트랜지스터와; 상기 출력단과 제 5 노드 사이에 전류통로가 연결되고 상기 제 3 노드의 신호에 응답하는 제 11 트랜지스터; 및 상기 제 5 노드와 접지전압 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 12 트랜지스터를 구비한 것을 특징으로 하는 폴딩 캐스코드 차동 증폭기.
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