KR100401537B1 - Method for forming gate electrode in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 있어서, 게이트 산화막의 손상 없이 티타늄과 텅스텐의 적층 구조를 갖는 게이트 전극을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate electrode having a stacked structure of titanium and tungsten without damaging the gate oxide film in a method of forming a gate electrode of a semiconductor device.
본 발명의 게이트 전극 형성 방법은 반도체 기판 상에 게이트 산화막, 배리어용 금속막, 금속막 및 하드 마스크막을 순차적으로 적층하는 단계; 상기 하드 마스크막을 이용하여 금속막을 소정 형태로 1차 에칭 공정으로 식각하는 단계; 상기 결과물 상에 스페이서를 형성하기 위한 유전체막을 증착하는 단계; 상기 유전체막과 배리어용 금속막을 2차 에칭 공정으로 식각하는 단계; 상기 결과물을 질소 상태 하에서 열처리를 하는 단계; 및 상기 열처리 결과로 형성된 질화막을 3차 에칭 공정으로 제거하여 게이트 전극을 완성하는 단계를 포함한다.A gate electrode forming method of the present invention comprises the steps of sequentially depositing a gate oxide film, a barrier metal film, a metal film and a hard mask film on a semiconductor substrate; Etching the metal film in a first etching process using a hard mask layer in a predetermined form; Depositing a dielectric film on said resultant to form a spacer; Etching the dielectric film and the barrier metal film by a secondary etching process; Heat-treating the resultant under nitrogen; And removing the nitride film formed as a result of the heat treatment by a tertiary etching process to complete the gate electrode.
Description
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로서, 보다 구체적으로는 재산화 공정(Re-oxidation)을 수행하지 않고도 게이트 산화막의 손상 없이 티타늄(Ti)과 텅스텐(W)의 적층 구조를 갖는 게이트 전극을 형성하는 방법에관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode of a semiconductor device, and more particularly, a gate having a stacked structure of titanium (Ti) and tungsten (W) without damaging the gate oxide layer without performing re-oxidation. It is about a method of forming an electrode.
일반적으로 게이트 전극은 MOS 트랜지스터(Metal Oxide Semiconductor Transistor)를 선택하기 위한 전극으로서, 주로 불순물이 도핑된 폴리 실리콘(Poly Silicon)막으로 형성되거나, 불순물이 도핑된 폴리 실리콘막과 텅스텐 실리사이드막(WSi2)의 적층막으로 형성된다.In general, the gate electrode is an electrode for selecting a metal oxide semiconductor transistor (MOS transistor), and is mainly formed of a polysilicon film doped with impurities, or a doped polysilicon film and a tungsten silicide layer (WSi 2). ) Is formed of a laminated film.
그러나, 상기한 불순물이 도핑된 폴리 실리콘막과 불순물이 도핑된 폴리 실리콘막/텅스텐 실리사이드막은 낮은 집적도를 갖는 반도체 소자에는 용이하게 사용되나, 현재의 고집적 반도체 소자의 미세 게이트 전극으로는 낮은 저항값을 얻을 수 없어서 이를 사용하는데 문제점이 있다.However, the impurity doped polysilicon film and the impurity doped polysilicon film / tungsten silicide film are easily used in a semiconductor device having a low degree of integration, but have a low resistance value as a fine gate electrode of the current highly integrated semiconductor device. There is a problem using it because it cannot be obtained.
따라서, 종래에는 텅스텐 실리사이드막 보다 전도 특성이 우수한 티타늄 실리사이드막(TiSi2)을 폴리 실리콘막 상부에 적층하여 게이트 전극을 형성하는 방법이 제안되었다.Therefore, conventionally, a method of forming a gate electrode by stacking a titanium silicide film (TiSi 2 ) having superior conductivity than a tungsten silicide film is formed on the polysilicon film.
도 1a 내지 도 1e를 참조하여 이를 설명하면 다음과 같다.This will be described with reference to FIGS. 1A to 1E.
먼저, 도 1a를 참조하면, 반도체 기판(1) 상부에 게이트 산화막(2)을 열 성장 또는 증착 방식에 의하여 형성한 다음, 상기 게이트 산화막(2) 상부에 불순물이 도핑된 폴리 실리콘막(3)을 소정 두께로 증착한다.First, referring to FIG. 1A, a gate oxide film 2 is formed on a semiconductor substrate 1 by thermal growth or vapor deposition, and then a polysilicon film 3 doped with impurities on the gate oxide film 2. Is deposited to a predetermined thickness.
그런 다음, 도 1b에 도시된 바와 같이, 상기 폴리 실리콘막(3) 상부에 물리적 증착 방식으로 티타늄 실리사이드막(4)을 증착하는데, 이 때의 티타늄 실리사이드막(4)은 비정질 상태이다.Then, as shown in FIG. 1B, a titanium silicide film 4 is deposited on the polysilicon film 3 by physical vapor deposition, wherein the titanium silicide film 4 is in an amorphous state.
그 후에, 도 1c에 도시된 바와 같이, 상기 기판 결과물을 소정 온도에서 수 초 동안 급속 열처리 공정(Rapid Thermal Annealing: RTA)을 실시하여, 비정질 상태의 티타늄 실리사이드막(4)을 결정질 상태의 티타늄 실리사이드막(5)으로 상변화(Phase Transformation)시킨다.Subsequently, as shown in FIG. 1C, the substrate resultant is subjected to a rapid thermal annealing (RTA) process for a few seconds at a predetermined temperature to thereby form an amorphous titanium silicide film 4 in a crystalline state of titanium silicide. Phase Transformation is performed with the film 5.
이어서, 도 1d에 도시된 바와 같이, 티타늄 실리사이드막(5) 상부에 고집적 소자에서 자기 정합 콘택(Self Aligned Contact: SAC) 형성을 목적으로 사용되는 하드 마스크(Hard Mask)막(6)을 증착시키는데, 상기 하드 마스크막(6)은 산화막 또는 질화막을 사용한다. 그리고 나서, 상기 하드 마스크막(6)을 이용하여 공지의 포토 리소그라피(Photo Lithography) 방식을 통해 티타늄 실리사이드막(5), 도핑된 폴리 실리콘막(3) 및 게이트 절연막(2)을 식각하여 게이트 전극을 형성한다.Subsequently, as shown in FIG. 1D, a hard mask film 6 used for the purpose of forming a self aligned contact (SAC) in a highly integrated device is deposited on the titanium silicide film 5. The hard mask film 6 uses an oxide film or a nitride film. Then, the titanium silicide layer 5, the doped polysilicon layer 3, and the gate insulating layer 2 are etched using the hard mask layer 6 through a known photo lithography method, thereby forming a gate electrode. To form.
다음으로, 도 1e에 도시된 바와 같이, 게이트 전극 형성을 위한 식각 공정시, 반도체 기판(1) 표면에 발생된 손상 및 식각 잔재물을 제거하고, 게이트 산화막(2)의 신뢰성을 회복하기 위하여 반도체 기판(1) 결과물을 재산화한다. 이 때, 폴리 실리콘막(3)과 티타늄 실리사이드막(5)의 측면 부분도 산화되는데, 이는 일반적으로 금속이 산화에 매우 약하기 때문이다.Next, as shown in FIG. 1E, in the etching process for forming the gate electrode, in order to remove damage and etching residues generated on the surface of the semiconductor substrate 1 and to restore the reliability of the gate oxide film 2. (1) Refining the result. At this time, the side portions of the polysilicon film 3 and the titanium silicide film 5 are also oxidized because metal is generally very weak in oxidation.
상기와 같은 재산화 공정은 예를 들어, 800 ℃와 같은 소정의 온도 이상에서 열산화하는 것으로, 이와 같은 재산화 공정에 의하여 노출된 반도체 기판(1) 표면, 게이트 산화막(2), 폴리 실리콘막(3) 및 티타늄 실리사이드막(5)의 측벽 부분에 산화막(7)이 형성된다.The reoxidation process as described above is, for example, thermal oxidation at a temperature higher than a predetermined temperature such as 800 ° C., and the surface of the semiconductor substrate 1, the gate oxide film 2, and the polysilicon film exposed by the reoxidation process. (3) and an oxide film 7 is formed on the sidewall portion of the titanium silicide film 5.
상기와 같은 재산화 공정 시에 폴리 실리콘막(3)이 산화되는 속도와, 티타늄 실리사이드막(5)이 산화되는 속도가 서로 현저하게 다르기 때문에, 도 1e에 도시된 바와 같이, 폴리 실리콘막(3)의 측벽 부분에 형성된 산화막(7b)의 두께가 티타늄 실리사이드막(5)의 측벽 부분에 형성된 산화막(7a)의 두께가 서로 상이하게 된다.Since the rate at which the polysilicon film 3 is oxidized and the rate at which the titanium silicide film 5 is oxidized are significantly different from each other during the reoxidation process as described above, as shown in FIG. 1E, the polysilicon film 3 The thickness of the oxide film 7b formed on the side wall portion of the () is different from the thickness of the oxide film 7a formed on the side wall portion of the titanium silicide film 5.
특히, 게이트 전극의 전도성을 결정하는 티타늄 실리사이드막(5)은 폴리 실리콘막(3) 보다 산화 속도가 빠르기 때문에, 도 1e에서와 같이, 폴리 실리콘막(3)이 소정 두께만큼 산화되는 동안에, 티타늄 실리사이드막(5)의 대부분이 산화 반응을 일으키게 된다.In particular, since the titanium silicide film 5, which determines the conductivity of the gate electrode, has a faster oxidation rate than the polysilicon film 3, while the polysilicon film 3 is oxidized by a predetermined thickness, as shown in FIG. Most of the silicide film 5 causes an oxidation reaction.
상기와 같이 재산화 공정 시에 나타나는 현상은, 금속을 이용하여 게이트 전극을 형성하는 경우에 나타나는 가장 큰 문제점으로서, 게이트 전극을 구성하는 티타늄 실리사이드막(5)의 선폭이 상당히 감소하여 게이트 전극의 전도 특성을 확보하기 어렵게 만든다.The phenomenon which occurs during the reoxidation process as described above is the biggest problem that occurs when forming a gate electrode using a metal, and the line width of the titanium silicide film 5 constituting the gate electrode is considerably reduced so that conduction of the gate electrode is performed. Makes it difficult to obtain characteristics.
이를 해결하기 위하여, 반도체 기판의 실리콘만을 선택적으로 산화시키는 방법을 이용하는 방법이 있는데, 이러한 경우에는 열역학적으로 선택적 산화가 가능한 텅스텐 또는 몰리브덴(Mo) 등의 금속에만 적용이 가능하게 되고, 상기 텅스텐 또는 몰리브덴(Mo) 등의 단일 금속을 게이트 산화막 상부에 직접 형성하는 경우에는 게이트 전극의 패턴 형성 시에 잔존하는 산화막을 제어하기가 어려워서 반도체 기판까지 식각되는 문제점을 안고 있다.In order to solve this problem, there is a method using a method of selectively oxidizing only silicon of a semiconductor substrate, and in this case, it is possible to apply only to a metal such as tungsten or molybdenum (Mo) capable of thermodynamic selective oxidation, and the tungsten or molybdenum In the case where a single metal such as (Mo) is directly formed on the gate oxide film, it is difficult to control the oxide film remaining when the gate electrode is patterned, so that the semiconductor substrate is etched.
또한, 다마신(Damascene) 공정을 이용하여 게이트 전극을 형성하는 방법도 시도되고 있으나, 이러한 방법은 후에 이어지는 자기 정합 콘택 공정에서 문제점을드러내고 있다.In addition, a method of forming a gate electrode using a damascene process has also been attempted, but this method presents a problem in a subsequent self-matching contact process.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 재산화 공정을 수행하지 않고도 게이트 산화막의 손상 없이 식각 선택비가 높은 티타늄과 텅스텐의 적층 구조를 갖는 게이트 전극을 형성할 수 있는 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method capable of forming a gate electrode having a lamination structure of titanium and tungsten having a high etching selectivity without damaging the gate oxide without performing reoxidation. There is this.
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도,1A to 1E are cross-sectional views of respective processes for explaining a method of forming a gate electrode of a conventional semiconductor device;
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도.2A to 2F are cross-sectional views of respective processes for explaining a method of forming a gate electrode of a semiconductor device according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
11: 반도체 기판 12: 게이트 산화막11: semiconductor substrate 12: gate oxide film
13: 제 1금속막 14: 제 2금속막13: first metal film 14: second metal film
15: 하드 마스크막 16: 유전체막15: hard mask film 16: dielectric film
13a: 티타늄 질화막13a: titanium nitride film
상기한 목적을 달성하기 위하여, 본 발명의 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막, 티타늄막, 게이트 형성용 텅스텐막 및 소정 패턴을 가진 하드 마스크막을 순차적으로 형성하는 단계; 티타늄막을 차단막으로 하고, 하드 마스크막을 이용하여 텅스텐막을 식각하는 단계; 결과물 상에 유전체막을 증착하는 단계; 게이트 산화막이 노출되는 시점까지 유전체막과 티타늄막을 식각하여 게이트 전극 및 게이트 전극의 측벽에 제 1스페이서를 각각 형성하는 단계; 질소 분위기 하에서 제 1스페이서 하부에 잔류된 티타늄막에 열처리 공정을 진행하여 티타늄질화막을 형성하는 단계; 및 티타늄질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of forming a gate electrode of a semiconductor device of the present invention comprises the steps of sequentially forming a gate oxide film, a titanium film, a gate forming tungsten film and a hard mask film having a predetermined pattern on the semiconductor substrate; Etching a tungsten film using a titanium film as a blocking film and using a hard mask film; Depositing a dielectric film on the resultant; Etching the dielectric film and the titanium film until the gate oxide film is exposed to form first spacers on the sidewalls of the gate electrode and the gate electrode, respectively; Performing a heat treatment process on the titanium film remaining under the first spacer under a nitrogen atmosphere to form a titanium nitride film; And removing the titanium nitride film.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도이다. 상기 도면을 참조하여, 본 발명의 게이트 전극 형성 방법을 설명하면 다음과 같다.2A to 2F are cross-sectional views of respective processes for explaining a method of forming a gate electrode of a semiconductor device according to the present invention. Referring to the drawings, the gate electrode forming method of the present invention will be described.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상부에 게이트 산화막(12)과 제 1금속막(13), 제 2금속막(14) 및 하드 마스크막(15)을 순차적으로 형성한다.이 때, 제 1금속막(13)은 배리어용 금속막의 역할을 하는 것으로, 식각 선택비가 뛰어난 티타늄(Ti)을 사용하여 50 내지 200Å의 두께로 증착하는 것이 바람직하다. 특히, 티타늄(Ti)은 플루오르(F)를 기반으로 하는 식각 가스에 대하여 선택비가 탁월하여 상기 티타늄 하부의 게이트 산화막(12)의 손상 없이 식각 공정이 가능하다.또한, 티타늄(Ti)의 일 함수(Work function)는 실리콘의 밴드갭(Band gap)인 1.1 eV의 중간 정도의 값을 가지기 때문에 PMOS 트랜지스터(P-channel MOS Transistor) 또는 NMOS 트랜지스터(N-channel MOS Transistor)에서 대칭성 문턱 전압(Symmetric Threshold Voltage)을 얻을 수 있고, 그에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터를 모두 표면 채널(Surface Channel) 형태로 동작 가능하게 함으로써, 보다 향상된 게이트 특성을 얻게 된다.또한, 상기 티타늄(Ti)은 질소 분위기 하에서 쉽게 티타늄 질화막(TiN)을 형성하기 때문에, 식각 공정에 따른 선택비가 우수하여 공정의 안정화를 도모할 수 있다.그리고, 상기 제 1금속막(13) 상부의 제 2금속막(14)은 게이트용 금속막으로, 텅스텐(W)을 사용하여 500 내지 1,500 Å의 두께로 형성하는 것이 바람직하다. 상기 하드 마스크막(15)은 고집적 소자에서 자기 정합 콘택을 형성하기 위한 것으로서 산화막 또는 질화막으로 이루어진다.다음으로, 도 2b에 도시된 바와 같이 하드 마스크막(15)을 이용한 공지의 포토 리소그라피 공정을 통하여 제 2금속막(14)으로서의 텅스텐(W)을 소정의 패턴으로 식각한다. 이 때, 식각 가스로는 SF6가스를 사용하는데, 제 1금속막(13)으로 사용되는 티타늄(Ti)은 상기 SF6가스에 대하여 식각 선택비가 우수하기 때문에 제 1금속막(13)이 모두 식각되지 않고 일부만 식각되어 상기 티타늄 하부의 게이트 산화막(12)은 손상되지 않는다.그런 다음, 도 2c에 도시된 바와 같이, 스페이서를 형성하기 위한 유전체막(16)을 상기 결과물 상에 증착한다. 이 때, 상기 유전체막(16)으로 사용되는 물질은 SiN, SiON, SiO2또는 TEOS를 사용하여 50 내지 500 Å의 두께로 형성하는 것이 바람직하다.다음으로, 도 2d에 도시된 바와 같이 하드 마스크막(15)이 노출되도록 유전체막(16)과 제 1금속막(13)을 식각한다. 이러한 식각 공정에서 형성되는 스페이서(16) 하부의 제 1금속막(13)과 게이트 산화막(12)은 손상을 입지 않고, 게이트 전극의 외측 부분에 해당하는 게이트 산화막 만이 식각된다.그런 다음, 질소(N2) 분위기 하에서 열처리를 실시하여, 도 2e에 도시된 바와 같이, 티타늄막의 일부분(13a) 즉, 스페이서(16) 하부의 티타늄을 티타늄 질화막(TiN: 13a)으로 변화시킨다. 상기에서, 게이트 전극의 티타늄막(13)은 변화시키지 않고 스페이서 하부의 티타늄만을 티타늄 질화막(13a)으로 변화시키기 위해서는 600 ℃ 이상의 조건에서 10 분 내지 60 분 동안 퍼니스 어닐링을 하거나, 또는 700 ℃ 이상의 조건에서 30 초 내지 2 분 동안 급속 열처리 공정을 하는 것이 바람직하다.마지막으로, 습식 식각 공정을 통하여 스페이서(16) 하부에 형성된 티타늄 질화막(13a)을 식각하면, 도 2f에 도시된 바와 같이, 식각 과정에서 손상을 입지 않은 게이트 산화막(A)을 가지는 게이트 전극이 형성된다.상기 티타늄 질화막(13a)의 식각 가스는 H2O와 BOE의 비율을 100 : 1 이상으로 사용하거나, SC-1, Piranha 또는 H2SO4를 사용하는 것이 바람직하다.이후의 후속 공정은 상기 스페이서(16)를 그대로 둔 상태에서 진행하거나 또는, 스페이서용 유전체막을 이용하여 게이트 전극의 표면이 모두 덮이도록 스페이서를 재형성한 후에 진행할 수도 있다.First, as shown in FIG. 2A, the gate oxide film 12, the first metal film 13, the second metal film 14, and the hard mask film 15 are sequentially formed on the semiconductor substrate 11. In this case, the first metal film 13 serves as a barrier metal film, and is preferably deposited at a thickness of 50 to 200 kW using titanium (Ti) having an excellent etching selectivity. In particular, since titanium (Ti) has an excellent selectivity with respect to an etching gas based on fluorine (F), the etching process may be performed without damaging the gate oxide layer 12 under the titanium. In addition, the work function of titanium (Ti) (Work function) has a value of about 1.1 eV, which is the band gap of silicon, and thus, a symmetric threshold voltage in a P-channel MOS transistor or an N-channel MOS transistor. Voltage), and thus, both the NMOS transistor and the PMOS transistor can be operated in the form of a surface channel to obtain improved gate characteristics. In addition, the titanium (Ti) is easily titanium under a nitrogen atmosphere. Since the nitride film TiN is formed, the selectivity according to the etching process is excellent, and the process can be stabilized. The bimetallic film 14 is a gate metal film, and is preferably formed to have a thickness of 500 to 1,500 kW using tungsten (W). The hard mask film 15 is formed of an oxide film or a nitride film to form a self-aligned contact in a highly integrated device. Next, through a known photolithography process using the hard mask film 15 as shown in FIG. 2B. Tungsten (W) as the second metal film 14 is etched in a predetermined pattern. In this case, SF 6 gas is used as the etching gas, and since titanium (Ti) used as the first metal film 13 has excellent etching selectivity with respect to the SF 6 gas, all of the first metal film 13 is etched. And partially etched away so that the gate oxide film 12 under the titanium is not damaged. Then, as shown in FIG. 2C, a dielectric film 16 for forming a spacer is deposited on the resultant. At this time, the material used as the dielectric film 16 is preferably formed to a thickness of 50 to 500 kW using SiN, SiON, SiO 2 or TEOS. Next, as shown in Figure 2d hard mask The dielectric film 16 and the first metal film 13 are etched to expose the film 15. The first metal layer 13 and the gate oxide layer 12 under the spacer 16 formed in the etching process are not damaged, and only the gate oxide layer corresponding to the outer portion of the gate electrode is etched. N2) heat treatment is performed to change a portion 13a of the titanium film, that is, titanium under the spacer 16, into a titanium nitride film (TiN: 13a) as shown in FIG. 2E. In the above, in order to change only the titanium under the spacer to the titanium nitride film 13a without changing the titanium film 13 of the gate electrode, the furnace is annealed for 10 to 60 minutes at 600 ° C or more, or 700 ° C or more. It is preferable to perform a rapid heat treatment process for 30 seconds to 2 minutes at. Finally, when the titanium nitride film 13a formed under the spacer 16 is etched through the wet etching process, as shown in FIG. 2F, the etching process is performed. A gate electrode having a gate oxide film A which is not damaged is formed. The etching gas of the titanium nitride film 13a uses a ratio of H 2 O to BOE of 100: 1 or more, or SC-1, Piranha or to use an H 2 SO 4 are preferred. use of the subsequent process after the progress while leaving the spacers 16 as is or or a dielectric film for the spacer All the surfaces of the gate electrode W may proceed so that after the material forming the spacer cover.
이상에서 자세히 설명된 바와 같이, 본 발명의 게이트 전극 형성 방법에 의하면, 재산화 공정을 하지 않고도 게이트 산화막이 손상되지 않은 게이트 전극을 형성할 수 있기 때문에, 반도체 소자의 제조 수율을 향상시킬 수 있고 고집적화를 가능하게 하는 이점이 있다.As described in detail above, according to the gate electrode forming method of the present invention, since the gate electrode without damaging the gate oxide film can be formed without the reoxidation process, the production yield of the semiconductor device can be improved and the high integration is achieved. There is an advantage to enable this.
또한, 금속으로 게이트 전극을 형성하는 경우에 재산화 공정을 실시함으로써 야기되는 금속의 산화 문제를 효과적으로 방지할 수 있어서, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.In addition, when the gate electrode is formed of metal, the oxidation problem of the metal caused by the reoxidation process can be effectively prevented, so that the characteristics and reliability of the semiconductor element can be improved.
또한, 일 함수가 실리콘 밴드 갭의 중간 값을 가지는 티타늄을 배리어용 금속막으로 사용함으로써, MOS 트랜지스터에서 대칭성 문턱 전압을 얻을 수 있고, PMOS 트랜지스터 및 NMOS 트랜지스터를 표면 채널 형태로 동작 가능하게 함으로써 게이트 특성을 보다 향상시킬 수 있다.In addition, by using titanium having a work function having a median value of the silicon band gap as a barrier metal film, a symmetrical threshold voltage can be obtained in a MOS transistor, and gate characteristics can be obtained by enabling the PMOS transistor and the NMOS transistor to operate in the form of a surface channel. Can be further improved.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
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