JP4232396B2

JP4232396B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4232396B2
Application number: JP2002173587A
Authority: JP
Inventors: 勉浅川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2009-03-04
Anticipated expiration: 2022-06-14
Also published as: JP2004022691A

Description

【０００１】
【発明の属する技術分野】
本発明は、より微細化、高集積化が進み、特に線幅が０．１３μｍ以降のパターンを有する絶縁ゲート型電界効果トランジスタを含んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース・ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセスが用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
また、ドレインの領域近くの電界を緩和させるため、拡散層の不純物分布をＬＤＤ（Lightly Doped Drain ）構造にする対策は周知の技術である。このため、ゲート電極のサイドウォールスペーサ（側壁絶縁膜）形成前に、低濃度不純物拡散層を形成しておき、サイドウォールスペーサ形成後にソース・ドレインとしての高濃度不純物拡散層を形成する。すなわち、ゲート電極の側壁絶縁膜下にはソース・ドレインのエクステンション領域が存在する形態となる。
【０００４】
【発明が解決しようとする課題】
上記構成によれば、ゲート電極とソース・ドレインのエクステンション領域との間に側壁絶縁膜を介した寄生容量が存在する。この寄生容量はトランジスタの駆動速度に悪影響を及ぼしてしまう。
【０００５】
本発明は上記のような事情を考慮してなされたもので、低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に耐酸化性膜の被覆を介して設けられた前記半導体層との間に中空部を有する側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたシリサイド層と、
を具備したことを特徴とする。
【０００７】
上記本発明に係る半導体装置によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられるのでゲート電極は酸化劣化され難く、特性の維持に寄与する。また、ゲート電極の側壁絶縁膜は半導体層との間に中空部を有している。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。
【０００８】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属され、前記ゲート電極は、ポリシリコン層上に形成されたシリサイドを有することを特徴とする。すなわち、ゲート電極の低抵抗化に寄与する。
【０００９】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］に従属され、前記ゲート電極は金属部材を含み、この金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を有すること特徴とする。このような特徴によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられ、ゲート電極を構成する金属部材の側部酸化は防止される。これにより、実効的なゲート長が減少するようなことはない。さらに、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。
【００１０】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］または［請求項３］に従属され、
前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする。主たる厚さの第２金属層が酸化の影響を受けないように、また、側壁絶縁膜の固着の下地としてより確実に配備する。
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属され、前記耐酸化性膜の被覆は窒化シリコン膜であることを特徴とする。
【００１１】
また、本発明の［請求項６］に係る半導体装置は、［請求項１］〜［請求項５］いずれか一つに従属され、
前記中空部は、前記中空部は、前記耐酸化性膜またはそれに加えて前記ゲート絶縁膜が除去された空隙であることを特徴とする。中空部を形成する有効な構成となる。
【００１２】
また、本発明の［請求項７］に係る半導体装置は、［請求項１］〜［請求項６］いずれか一つに従属され、
前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする。いずれの基板にも有用である。
【００１３】
本発明の［請求項８］に係る半導体装置の製造方法は、
第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を最上層に第１の耐酸化性膜を伴い形成する工程と、
前記第１の耐酸化性膜と同じ第２の耐酸化性膜を前記ゲート電極全体に被覆するように形成する工程と、
前記第２の耐酸化性膜上に前記ゲート電極の側壁絶縁膜を形成する工程と、
前記側壁絶縁膜下に中空部ができるように少なくとも前記第２の耐酸化性膜の所定領域をエッチング除去する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース・ドレインのシリサイド層を形成する工程と、
を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、ゲート電極の側壁絶縁膜が第２の耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極の側部は酸化劣化され難く、特性の維持に寄与する。また、少なくとも第２の耐酸化性膜の所定領域をエッチング除去することにより、ゲート電極の側壁絶縁膜下に関し半導体層との間に中空部を有するようにする。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。
【００１５】
なお、本発明の［請求項９］に係る半導体装置の製造方法は、［請求項８］に従属され、
前記側壁絶縁膜下に中空部ができるようにチャネル領域上部以外のゲート絶縁膜をエッチング除去する工程をさらに具備することを特徴とする。これにより、さらなる寄生容量の低減に寄与する。
【００１６】
なお、本発明の［請求項１０］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記第２の耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１１］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１２］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜の形成後からシリサイド層を形成する工程の間に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする。
上記のような本発明の各特徴によれば、不純物拡散層を形成する工程をいずれかで挿入する。
【００１７】
本発明の［請求項１３］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上にポリシリコン層を形成しパターニングする工程と、
前記ソース・ドレインのシリサイド層を形成する工程に伴い前記ポリシリコン上にもシリサイド層を形成する工程と、
を含むこと特徴とする。すなわち、ゲート電極の低抵抗化に寄与する。
【００１８】
本発明の［請求項１４］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含むこと特徴とする。
【００１９】
また、本発明の［請求項１５］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする。
【００２０】
上記本発明の［請求項１４］、［請求項１５］に係る各特徴によれば、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。さらに、第２金属層形成の同一工程内の窒化雰囲気中で第１金属層、さらには第３金属層を成膜することができ、形成時間の短縮に寄与する。
【００２１】
また、本発明の［請求項１６］に係る半導体装置の製造方法は、［請求項８］〜［請求項１５］いずれか一つに従属され、
前記耐酸化性膜の被覆は、窒化シリコン膜の被覆により実現され、前記耐酸化性膜の所定領域をエッチング除去する工程は、ウェットエッチングによることを特徴とする。これにより、等方的にエッチングされ膜厚のより薄い側壁絶縁膜下の耐酸化性膜をエッチング除去する。
【００２２】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。半導体層１１に形成されるポリサイドゲート（ポリシリコンゲート上部がシリサイド）を有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴ、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Silicon On Insulator）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００２３】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極１４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極１４は、ポリシリコン層１４１、シリサイド層１４２を含む。
【００２４】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５（１５１，１５２）が設けられている。また、ゲート電極１４の側部に耐酸化性膜１６の被覆があり、この耐酸化性膜１６を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に中空部１８を有する。中空部１８はゲート絶縁膜１３と耐酸化性膜１６の厚さ分の隙間を有し、層間絶縁層２０の部材も多くは入らず保たれる。
【００２５】
耐酸化性膜１６は例えば窒化シリコン膜である。また、側壁絶縁膜１７は酸化シリコン膜とし、上記窒化シリコン膜よりも厚い。耐酸化性膜１６の窒化シリコン膜は、側壁絶縁膜１７の酸化シリコン膜とエッチング選択比が大きく取れ、かつ、ゲート電極１４の実質部材を酸化劣化から保護する役割を果たす。ストレスの影響が大きくならないよう、だいたい１０〜５０ｎｍの範囲の所定膜厚にする。この窒化シリコン膜（１６）が側壁絶縁膜（酸化シリコン膜）１７下では除去されている形態になっている。
【００２６】
上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて不純物拡散層１５上にシリサイド層１４２が設けられている。シリサイド層１４２はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な高融点金属のシリサイドが採用できる。
【００２７】
上記実施形態によれば、ゲート電極１４の側壁絶縁膜１７が耐酸化性膜１６の被覆を介して設けられている。ゲート電極１４の酸化劣化の保護に寄与する。また、耐酸化性膜１６が選択的に除去されゲート電極１４の側壁絶縁膜１７は半導体層１１との間に中空部１８を有している。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５１、つまりソース・ドレインのエクステンション部との寄生容量は大幅に低減される。
【００２８】
図２〜図６は、それぞれ図１のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図２に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経た後、チャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上においてＣＶＤ（Chemical Vapor Deposition ）法によりポリシリコン層１４１を成膜する。
【００２９】
次に、マスクパターンも兼ねた窒化シリコン膜の耐酸化性膜１６１を形成し、図示しないフォトリソグラフィ工程を経てマスクパターンに従ってエッチングすることにより、ゲート電極パターンが形成される。ポリシリコン層１４１上には耐酸化性膜１６１が残留する。このゲート電極パターンの領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５１を設ける。
【００３０】
次に、図３に示すように、ＣＶＤ法により窒化シリコン膜を成膜し、耐酸化性膜１６１を含んだゲート電極パターンの領域全体を１０〜５０ｎｍの範囲の所定厚さで被覆する。これにより、少なくともポリシリコン層１４１の側部に耐酸化性膜１６が配される。ポリシリコン層１４１上部の耐酸化性膜１６は予め形成していた耐酸化性膜１６１に加えられる。なお、不純物拡散層１５１のイオン注入は、図１の構成のときに実施する代りに、この耐酸化性膜１６形成後に実施することも考えられる。
【００３１】
次に、図４に示すように、ＣＶＤ法を用いて、耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１７を形成する。
【００３２】
次に、図５に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７下に亘ってソース・ドレイン領域の耐酸化性膜１６を除去する。これは、ウェットエッチング時間で制御することができる。このとき、ポリシリコン層１４１上部の耐酸化性膜１６は他より厚いが、側壁絶縁膜１７下に比べてエッチングされ易い。結局、側壁絶縁膜１７下の耐酸化性膜１６が除去される頃にはポリシリコン層１４１上部の耐酸化性膜１６は無くなる。また、そのような厚さ関係に制御しておく。これにより、図５のような形態が得られる。
【００３３】
次に、図６に示すように、ゲート電極１４及び側壁絶縁膜１７の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５２を設ける。次に、フッ酸等を利用した軽いウェットエッチによりゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する。次に、ポリシリコン層１４１上及び所定のソース・ドレイン領域となる半導体層１１にスパッタ法を利用して高融点金属層、例えばコバルト層を成膜する。スパッタ法によるコバルト層は側壁絶縁膜１７下の半導体層１１上にはほとんど回り込まない。その後、シリサイド化のための熱処理等を経て、ポリシリコン層１４１上部及び不純物拡散層１５上にシリサイド層１４２が設けられる。これにより、ポリサイド構造のゲート電極１４及びシリサイド層１４２を有するソース・ドレイン電極が形成される。次に、ＣＶＤ法により酸化シリコンでなる層間絶縁層２０を形成する。これにより、側壁絶縁膜１７下の中空部１８が現出される。
【００３４】
上記実施形態の方法によれば、ゲート電極１４全体を耐酸化性膜１６で被覆した上でゲート電極１４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極１４の側部は酸化劣化され難く、特性の維持に寄与する。
【００３５】
また、エッチング選択比を利用してゲート電極１４の側壁絶縁膜１７は半導体層１１との間の少なくとも耐酸化性膜１６を除去して中空部１８を構成することができる。さらには、ゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する工程を加え、より確実な中空部１８を構成することもできる。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００３６】
なお、上記実施形態の構成は、ゲート電極１４として示したポリサイドゲート構造の他、より低抵抗のメタルゲート構造のＭＯＳＦＥＴにも十分適用可能である。ゲートポリシリコンは不純物を高濃度でドープしているが、空乏化を起こし容量を大きくしてしまう懸念がある。メタルゲートならば、ゲート電極において空乏化を生じることはない。
【００３７】
図７は、本発明の第２実施形態に係る半導体装置の要部を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付して説明する。半導体層１１に形成されるメタルゲートを有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴであり、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Silicon On Insulator）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００３８】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極２４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極２４は、窒化タンタル層２４１、体心立方格子相のタンタル層２４２、窒化タンタル層２４３の積層を含む。このうち、タンタル層２４２はゲート電極２４全体の厚さの５割以上を占める。
【００３９】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５（１５１，１５２）が設けられている。また、ゲート電極２４の側部に耐酸化性膜１６の被覆があり、この耐酸化性膜１６を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に中空部１８を有する。中空部１８はゲート絶縁膜１３と耐酸化性膜１６の厚さ分の隙間を有し、層間絶縁層２０の部材も多くは入らず保たれる。
【００４０】
耐酸化性膜１６は例えば窒化シリコン膜である。また、側壁絶縁膜１７は酸化シリコン膜とし、上記窒化シリコン膜よりも厚い。耐酸化性膜１６の窒化シリコン膜は、側壁絶縁膜１７の酸化シリコン膜とエッチング選択比が大きく取れ、かつゲート電極２４の実質部材であるタンタル層２４２の側部からの酸化を防止する。耐酸化性膜１６の窒化シリコン膜は、ストレスの影響も考慮してだいたい１０〜５０ｎｍの範囲の所定膜厚にする。この窒化シリコン膜が側壁絶縁膜（酸化シリコン膜）１７下では除去されている形態になっている。
【００４１】
上記ゲート電極２４及び側壁絶縁膜１７の領域を隔てて不純物拡散層１５上にシリサイド層１９が設けられている。シリサイド層１９はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な高融点金属のシリサイドが採用できる。
【００４２】
上記実施形態によれば、ゲート電極２４の側壁絶縁膜１７が耐酸化性膜１６の被覆を介して設けられているので、ゲート電極２４の実質部分を構成するタンタル層２４２の側部酸化が防止できる。これにより、実効的なゲート長は変わることなく特性が維持できる。また、耐酸化性膜１６が選択的に除去されゲート電極２４の側壁絶縁膜１７は半導体層１１との間に中空部１８を有している。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５１、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００４３】
図８〜図１２は、それぞれ図７のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図８に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層２４１、体心立方格子相のタンタル層２４２、窒化タンタル層２４３を順次連続的に成膜する。窒化タンタル層（２４１，２４３）は、例えばタンタルのターゲットを、キセノンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タンタル層（２４２）は、上記タンタルのターゲットを、キセノンガスを用いスパッタして成膜する。
【００４４】
次に、マスクパターンも兼ねた窒化シリコン膜の耐酸化性膜１６２を厚く形成し、図示しないフォトリソグラフィ工程を経てマスクパターンに従ってエッチングすることにより、ゲート電極２４が形成される。ゲート電極２４の最上層には耐酸化性膜１６２が厚く残留する。このゲート電極２４の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５１を設ける。
【００４５】
次に、図９に示すように、ＣＶＤ法（Chemical Vapor Deposition ）により窒化シリコン膜を成膜し、耐酸化性膜１６１を含んだゲート電極２４の領域全体を１０〜５０ｎｍの範囲の所定厚さで被覆する。これにより、少なくともゲート電極２４の側部に耐酸化性膜１６が配される。ゲート電極２４上部の耐酸化性膜１６は予め形成していた耐酸化性膜１６２に加えられるので、他よりも相当厚い。なお、不純物拡散層１５１のイオン注入は、図１の構成のときに実施する代りに、この耐酸化性膜１６形成後に実施することも考えられる。
【００４６】
次に、図１０に示すように、ＣＶＤ法を用いて、耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１７を形成する。
【００４７】
次に、図１１に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７下に亘ってソース・ドレイン領域の耐酸化性膜１６を除去する。これは、ウェットエッチング時間で制御することができる。このとき、ゲート電極２４上部の耐酸化性膜１６は厚い分残留し、側壁絶縁膜１７の固着の基礎は保持されるようになっている。
【００４８】
次に、図１２に示すように、ゲート電極２４及び側壁絶縁膜１７の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５２を設ける。次に、フッ酸等を利用した軽いウェットエッチによりゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する。次に、所定のソース・ドレイン領域となる半導体層１１にスパッタ法を利用して遷移金属層、例えばコバルト層を成膜する。スパッタ法によるコバルト層は側壁絶縁膜１７下の半導体層１１上にはほとんど回り込まない。その後、シリサイド化のための熱処理等を経て、不純物拡散層１５上にシリサイド層１９が設けられる。次に、ＣＶＤ法により酸化シリコンでなる層間絶縁層２０を形成する。これにより、側壁絶縁膜１７下の中空部１８が現出される。
【００４９】
上記実施形態の方法によれば、ゲート電極２４全体を耐酸化性膜１６で被覆した上でゲート電極２４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極２４を構成する金属部材の側部酸化を防止することができる。これにより、実効的なゲート長が減少するようなことはなく、特性の維持に寄与する。
【００５０】
また、エッチング選択比を利用してゲート電極２４の側壁絶縁膜１７は半導体層１１との間の少なくとも耐酸化性膜１６を除去して中空部１８を構成することができる。さらには、ゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する工程を加え、より確実な中空部１８を構成することもできる。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００５１】
なお、上記実施形態のゲート電極２４は、窒化タンタル層２４１／タンタル層２４２／窒化タンタル層２４３の積層を示したが、これに限らず様々なメタルゲートが考えられる。例えばゲート電極２４の実質部分を構成する金属部材はタンタルの他、タングステン、モリブデンでもよく、その場合、窒化タンタル層２４１の代りに窒化チタン層を設けるようにしてもよい。
【００５２】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極の酸化劣化を防止すると共に側壁絶縁膜とのエッチング選択比の違いを利用して耐酸化性膜の所定領域をエッチング除去して、ゲート電極の側壁絶縁膜に関し半導体層との間に中空部を有するようにする。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。この結果、低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部を示す断面図である。
【図２】図１の構成における要部の製造方法を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【図６】図５に続く第５の断面図である。
【図７】本発明の第２実施形態に係る半導体装置の要部を示す断面図である。
【図８】図７の構成における要部の製造方法を工程順に示す第１の断面図である。
【図９】図８に続く第２の断面図である。
【図１０】図９に続く第３の断面図である。
【図１１】図１０に続く第４の断面図である。
【図１２】図１１に続く第５の断面図である。
【符号の説明】
１１…半導体層
１２…チャネル領域
１３…ゲート絶縁膜
１４，２４…ゲート電極
１４１…ポリシリコン層
１４２，１９…シリサイド層
２４１，２４３…窒化タンタル層
２４２…タンタル層
１５，１５１，１５２…不純物拡散層
１６，１６１，１６２…耐酸化性膜
１７…側壁絶縁膜
１８…中空部
２０…層間絶縁層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including an insulated gate field effect transistor having a pattern with a line width of 0.13 μm or more, and a manufacturing method thereof.
[0002]
[Prior art]
In recent semiconductor integrated circuits requiring miniaturization and high speed, miniaturization and high speed of MISFET (Insulated Gate Field Effect Transistor) are indispensable conditions. In the MOSFET, a so-called salicide process is used in which the source / drain diffusion layers and the upper part of the polysilicon gate electrode are silicided in a self-aligned manner. Thereby, the parasitic resistance of the element is reduced.
[0003]
Further, in order to alleviate the electric field near the drain region, a countermeasure for making the impurity distribution in the diffusion layer an LDD (Lightly Doped Drain) structure is a well-known technique. Therefore, a low concentration impurity diffusion layer is formed before forming the sidewall spacer (side wall insulating film) of the gate electrode, and a high concentration impurity diffusion layer as a source / drain is formed after forming the sidewall spacer. That is, the source / drain extension regions exist under the side wall insulating film of the gate electrode.
[0004]
[Problems to be solved by the invention]
According to the above configuration, there is a parasitic capacitance between the gate electrode and the source / drain extension region via the sidewall insulating film. This parasitic capacitance adversely affects the driving speed of the transistor.
[0005]
The present invention has been made in view of the above circumstances, and intends to provide a semiconductor device that realizes a high-speed insulated gate field effect transistor that has low resistance and can reduce parasitic capacitance, and a method of manufacturing the same. Is.
[0006]
[Means for Solving the Problems]
A semiconductor device according to [Claim 1] of the present invention includes:
A gate insulating film formed on the channel region of the semiconductor layer of the first conductivity type, and a gate electrode configured on the gate insulating film;
A second conductivity type impurity diffusion layer provided in the semiconductor layer across the channel region;
A sidewall insulating film having a hollow portion between the gate electrode and the semiconductor layer provided through a coating of an oxidation-resistant film;
A silicide layer provided on the impurity diffusion layer across the gate electrode and the sidewall insulating film;
It is characterized by comprising.
[0007]
According to the semiconductor device of the present invention, since the sidewall insulating film of the gate electrode is provided through the coating of the oxidation resistant film, the gate electrode is not easily oxidized and contributes to the maintenance of characteristics. The sidewall insulating film of the gate electrode has a hollow portion between the semiconductor layer. Thereby, the parasitic capacitance in the impurity diffusion layer extending under the side wall insulating film, that is, the source / drain extension portion is reduced.
[0008]
The semiconductor device according to [Claim 2] of the present invention is dependent on [Claim 1], and the gate electrode has silicide formed on a polysilicon layer. That is, it contributes to a reduction in resistance of the gate electrode.
[0009]
The semiconductor device according to [Claim 3] of the present invention is dependent on [Claim 1], wherein the gate electrode includes a metal member, and the metal member includes an oxidation-resistant first metal layer and the first metal layer. It has the 2nd metal layer of the main thickness on 1 metal layer, and the oxidation-resistant 3rd metal layer on this 2nd metal layer, It is characterized by the above-mentioned. According to such a feature, the side wall insulating film of the gate electrode is provided through the coating of the oxidation resistant film, and side oxidation of the metal member constituting the gate electrode is prevented. As a result, the effective gate length does not decrease. Further, the second metal layer having at least the main thickness is sandwiched between the oxidation-resistant first metal layer and third metal layer, and oxidation in the vertical dimension is prevented. This contributes to preventing the influence of oxidation from the upper layer so that the gate insulating film is not affected.
[0010]
A semiconductor device according to [Claim 4] of the present invention is dependent on [Claim 1] or [Claim 3],
The coating of the oxidation resistant film extends to the upper part of the gate electrode. The second metal layer having the main thickness is not affected by oxidation and is more reliably provided as a base for fixing the sidewall insulating film.
The semiconductor device according to [Claim 5] of the present invention is dependent on any one of [Claim 1] to [Claim 4], and the coating of the oxidation resistant film is a silicon nitride film. Features.
[0011]
The semiconductor device according to [Claim 6] of the present invention is dependent on any one of [Claim 1] to [Claim 5],
The hollow portion is characterized in that the hollow portion is a void from which the gate insulating film is removed in addition to the oxidation resistant film. It becomes an effective structure which forms a hollow part.
[0012]
A semiconductor device according to [Claim 7] of the present invention is dependent on any one of [Claim 1] to [Claim 6],
The semiconductor layer is provided on either a bulk silicon substrate or an SOI substrate. It is useful for any substrate.
[0013]
A method for manufacturing a semiconductor device according to [Claim 8] of the present invention includes
Forming a gate insulating film on the channel region of the first conductivity type semiconductor layer;
Forming a gate electrode on the gate insulating film with a first oxidation-resistant film as a top layer;
Forming a second oxidation-resistant film that is the same as the first oxidation-resistant film so as to cover the entire gate electrode;
Forming a sidewall insulating film of the gate electrode on the second oxidation resistant film;
Etching away at least a predetermined region of the second oxidation-resistant film so that a hollow portion is formed under the sidewall insulating film;
Forming a source / drain silicide layer across the gate electrode and the sidewall insulating film;
It is characterized by comprising.
[0014]
According to the method for manufacturing a semiconductor device of the present invention, the side wall insulating film of the gate electrode is provided via the second oxidation resistant film. Thereby, the side portion of the gate electrode is not easily oxidized and contributes to maintaining the characteristics. Further, at least a predetermined region of the second oxidation-resistant film is removed by etching so that a hollow portion is formed between the semiconductor layer and the side of the side wall insulating film of the gate electrode. Thereby, the parasitic capacitance in the impurity diffusion layer extending under the side wall insulating film, that is, the source / drain extension portion is reduced.
[0015]
The method for manufacturing a semiconductor device according to [Claim 9] of the present invention is dependent on [Claim 8].
The method further comprises the step of etching away the gate insulating film other than the upper part of the channel region so that a hollow portion is formed under the side wall insulating film. This contributes to further reduction of parasitic capacitance.
[0016]
The method for manufacturing a semiconductor device according to [Claim 10] of the present invention is dependent on [Claim 8] or [Claim 9],
A step of introducing an impurity of a second conductivity type by using the region of the gate electrode as a mask before or after the step of forming the second oxidation resistant film is provided.
A method for manufacturing a semiconductor device according to [Claim 11] of the present invention is dependent on [Claim 8] or [Claim 9].
A step of introducing an impurity of a second conductivity type using the gate electrode and sidewall insulating film regions as a mask to form an impurity diffusion layer is provided.
A method for manufacturing a semiconductor device according to [Claim 12] of the present invention is dependent on [Claim 8] or [Claim 9],
A step of forming a first impurity diffusion layer by introducing a second conductivity type impurity using the region of the gate electrode as a mask before or after the step of forming the oxidation resistant film;
A step of forming a second impurity diffusion layer by introducing a second conductivity type impurity using the region of the gate electrode and the sidewall insulating film as a mask during the step of forming a silicide layer after the formation of the sidewall insulating film;
It is characterized by comprising.
According to each feature of the present invention as described above, any step of forming an impurity diffusion layer is inserted.
[0017]
The method of manufacturing a semiconductor device according to [Claim 13] of the present invention is dependent on any one of [Claim 8] to [Claim 12],
The formation of the gate electrode
Forming and patterning a polysilicon layer on the gate insulating film;
A step of forming a silicide layer on the polysilicon in accordance with the step of forming the source / drain silicide layer;
It is characterized by including. That is, it contributes to a reduction in resistance of the gate electrode.
[0018]
The method of manufacturing a semiconductor device according to [Claim 14] of the present invention is dependent on any one of [Claim 8] to [Claim 12],
The formation of the gate electrode
Forming an oxidation-resistant first metal layer on the gate insulating film by sputtering;
Forming a second metal layer as a main conductive member on the first metal layer by sputtering thicker than the first metal layer;
Forming an oxidation-resistant third metal layer on the second metal layer by sputtering less than the second metal layer;
Patterning the first metal layer, the second metal layer, and the third metal layer;
It is characterized by including.
[0019]
A semiconductor device manufacturing method according to [Claim 15] of the present invention is dependent on any one of [Claim 8] to [Claim 12],
The formation of the gate electrode
Forming an oxidation-resistant first metal layer on the gate insulating film by sputtering;
Forming a second metal layer as a main conductive member on the first metal layer by sputtering thicker than the first metal layer;
Forming an oxidation-resistant third metal layer on the second metal layer by sputtering less than the second metal layer;
Patterning the first metal layer, the second metal layer, and the third metal layer;
Including
Each of the first and third metal layers is formed by depositing the sputtered metal in the second metal layer in a nitriding atmosphere.
[0020]
According to the features of [14] and [15] of the present invention, the second metal layer having at least the main thickness is sandwiched between the first metal layer and the third metal layer having oxidation resistance. , Oxidation of the upper and lower dimensions is prevented. This contributes to preventing the influence of oxidation from the upper layer so that the gate insulating film is not affected. Furthermore, the first metal layer and further the third metal layer can be formed in a nitriding atmosphere in the same process of forming the second metal layer, which contributes to shortening the formation time.
[0021]
A semiconductor device manufacturing method according to [Claim 16] of the present invention is dependent on any one of [Claim 8] to [Claim 15],
The coating of the oxidation resistant film is realized by coating of a silicon nitride film, and the step of etching and removing a predetermined region of the oxidation resistant film is performed by wet etching. As a result, the oxidation-resistant film under the sidewall insulating film which is isotropically etched and has a thinner thickness is removed by etching.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a cross-sectional view showing the main part of the semiconductor device according to the first embodiment of the present invention. The structure of a MOSFET having a polycide gate (the upper part of the polysilicon gate is silicide) formed in the semiconductor layer 11 is an N-channel MOSFET if the semiconductor layer 11 is P-type, and a P-channel if the semiconductor layer 11 is N-type. MOSFET. The semiconductor layer 11 is provided on an SOI (Silicon On Insulator) substrate. Alternatively, it is provided on a bulk silicon substrate of a predetermined conductivity type having a predetermined impurity concentration.
[0023]
On the channel region 12 of the semiconductor layer 11 of the first conductivity type (P type or N type), a gate insulating film 13 and a gate electrode 14 made of a metal member are formed on the gate insulating film 13. The gate insulating film 13 here includes a silicon oxide film or a silicon nitride film. The gate electrode 14 includes a polysilicon layer 141 and a silicide layer 142.
[0024]
The semiconductor layer 11 is provided with a second conductivity type (N-type or P-type) impurity diffusion layer 15 (151, 152) with a channel region 12 therebetween. In addition, a side portion of the gate electrode 14 is covered with an oxidation resistant film 16, and a sidewall insulating film 17 is provided through the oxidation resistant film 16. The sidewall insulating film 17 has a hollow portion 18 between the semiconductor layer 11. The hollow portion 18 has a gap corresponding to the thickness of the gate insulating film 13 and the oxidation resistant film 16, and many members of the interlayer insulating layer 20 are kept.
[0025]
The oxidation resistant film 16 is, for example, a silicon nitride film. The sidewall insulating film 17 is a silicon oxide film and is thicker than the silicon nitride film. The silicon nitride film of the oxidation resistant film 16 has a large etching selectivity with respect to the silicon oxide film of the sidewall insulating film 17 and plays a role of protecting the substantial member of the gate electrode 14 from oxidative deterioration. A predetermined film thickness in the range of about 10 to 50 nm is set so that the influence of stress does not increase. The silicon nitride film (16) is removed under the sidewall insulating film (silicon oxide film) 17.
[0026]
A silicide layer 142 is provided on the impurity diffusion layer 15 with the region of the gate electrode 14 and the sidewall insulating film 17 therebetween. The silicide layer 142 may be nickel silicide, cobalt silicide, titanium silicide, or any other suitable refractory metal silicide.
[0027]
According to the above embodiment, the side wall insulating film 17 of the gate electrode 14 is provided via the coating of the oxidation resistant film 16. This contributes to protection against oxidation degradation of the gate electrode 14. Further, the oxidation resistant film 16 is selectively removed, and the sidewall insulating film 17 of the gate electrode 14 has a hollow portion 18 between the semiconductor layer 11. As a result, the parasitic capacitance with the impurity diffusion layer 151 extending under the sidewall insulating film 17, that is, the source / drain extension portion, is greatly reduced.
[0028]
2 to 6 are cross-sectional views showing the manufacturing method of the main part of the MOSFET of FIG. 1 in the order of steps.
As shown in FIG. 2, the first conductive type (P-type or N-type) silicon semiconductor layer 11 is ion-implanted as an element region, and then a gate insulating film (silicon oxide film or silicon nitride) is formed on the channel region 12. Film) 13 is formed. Next, a polysilicon layer 141 is formed on the gate insulating film 13 by a CVD (Chemical Vapor Deposition) method.
[0029]
Next, an oxidation resistant film 161 of a silicon nitride film that also serves as a mask pattern is formed, and a gate electrode pattern is formed by etching according to the mask pattern through a photolithography process (not shown). The oxidation resistant film 161 remains on the polysilicon layer 141. Ions are implanted using the region of the gate electrode pattern as a mask to provide a second conductivity type (N-type or P-type) impurity diffusion layer 151 related to the source / drain.
[0030]
Next, as shown in FIG. 3, a silicon nitride film is formed by a CVD method, and the entire region of the gate electrode pattern including the oxidation resistant film 161 is covered with a predetermined thickness in the range of 10 to 50 nm. Thereby, the oxidation resistant film 16 is disposed at least on the side of the polysilicon layer 141. The oxidation resistant film 16 on the polysilicon layer 141 is added to the previously formed oxidation resistant film 161. Note that the ion implantation of the impurity diffusion layer 151 may be performed after the formation of the oxidation resistant film 16 instead of being performed in the configuration of FIG.
[0031]
Next, as shown in FIG. 4, a thick silicon oxide film is deposited on the oxidation-resistant film 16 by using the CVD method. Thereafter, the sidewall insulating film 17 is formed through anisotropic dry etching.
[0032]
Next, as shown in FIG. 5, the oxidation resistant film 16 in the source / drain region is removed at least under the sidewall insulating film 17 by wet etching such as hot phosphoric acid. This can be controlled by the wet etching time. At this time, the oxidation-resistant film 16 on the polysilicon layer 141 is thicker than the others, but is easier to etch than below the sidewall insulating film 17. Eventually, when the oxidation resistant film 16 under the sidewall insulating film 17 is removed, the oxidation resistant film 16 on the polysilicon layer 141 disappears. In addition, such a thickness relationship is controlled. Thereby, a form as shown in FIG. 5 is obtained.
[0033]
Next, as shown in FIG. 6, ion implantation is performed using the regions of the gate electrode 14 and the sidewall insulating film 17 as a mask, and the second conductivity type (N-type or P-type) impurity diffusion layer 152 related to the source / drain is formed. Is provided. Next, regions other than the channel portion 12 in the gate insulating film 13 are removed by light wet etching using hydrofluoric acid or the like. Next, a refractory metal layer, for example, a cobalt layer is formed on the polysilicon layer 141 and on the semiconductor layer 11 to be a predetermined source / drain region by sputtering. The cobalt layer formed by sputtering hardly wraps around the semiconductor layer 11 below the sidewall insulating film 17. Thereafter, a silicide layer 142 is provided on the upper portion of the polysilicon layer 141 and the impurity diffusion layer 15 through heat treatment for silicidation. Thereby, a source / drain electrode having the gate electrode 14 and the silicide layer 142 having a polycide structure is formed. Next, an interlayer insulating layer 20 made of silicon oxide is formed by a CVD method. Thereby, the hollow part 18 under the side wall insulating film 17 appears.
[0034]
According to the method of the above embodiment, the entire side of the gate electrode 14 is covered with the oxidation-resistant film 16, and the side wall insulating film 17 that is a substantial side wall spacer of the gate electrode 14 is formed. Thereby, the side portion of the gate electrode 14 is hardly oxidized and deteriorated, and contributes to the maintenance of characteristics.
[0035]
Further, the sidewall insulating film 17 of the gate electrode 14 can form at least the oxidation resistant film 16 between the gate electrode 14 and the hollow portion 18 by using the etching selectivity. Further, a more reliable hollow portion 18 can be configured by adding a step of removing the region other than the channel portion 12 in the gate insulating film 13. Thereby, the parasitic capacitance in the impurity diffusion layer 15 extending under the side wall insulating film 17, that is, the source / drain extension portion, is greatly reduced.
[0036]
In addition, the structure of the said embodiment is fully applicable also to MOSFET of a low resistance metal gate structure other than the polycide gate structure shown as the gate electrode 14. FIG. Although gate polysilicon is doped with impurities at a high concentration, there is a concern that depletion will occur and the capacitance will increase. If it is a metal gate, depletion does not occur in the gate electrode.
[0037]
FIG. 7 is a cross-sectional view showing a main part of a semiconductor device according to the second embodiment of the present invention. The same parts as those in the first embodiment will be described with the same reference numerals. This is a MOSFET structure having a metal gate formed in the semiconductor layer 11. If the semiconductor layer 11 is P-type, it is an N-channel MOSFET, and if the semiconductor layer 11 is N-type, it is a P-channel MOSFET. The semiconductor layer 11 is provided on an SOI (Silicon On Insulator) substrate. Alternatively, it is provided on a bulk silicon substrate of a predetermined conductivity type having a predetermined impurity concentration.
[0038]
On the channel region 12 of the semiconductor layer 11 of the first conductivity type (P type or N type), a gate insulating film 13 and a gate electrode 24 made of a metal member are formed on the gate insulating film 13. The gate insulating film 13 here includes a silicon oxide film or a silicon nitride film. The gate electrode 24 includes a stacked layer of a tantalum nitride layer 241, a tantalum layer 242 having a body-centered cubic lattice phase, and a tantalum nitride layer 243. Among these, the tantalum layer 242 occupies 50% or more of the total thickness of the gate electrode 24.
[0039]
The semiconductor layer 11 is provided with a second conductivity type (N-type or P-type) impurity diffusion layer 15 (151, 152) with a channel region 12 therebetween. Further, the side portion of the gate electrode 24 is covered with the oxidation resistant film 16, and the sidewall insulating film 17 is provided through the oxidation resistant film 16. The sidewall insulating film 17 has a hollow portion 18 between the semiconductor layer 11. The hollow portion 18 has a gap corresponding to the thickness of the gate insulating film 13 and the oxidation resistant film 16, and many members of the interlayer insulating layer 20 are kept.
[0040]
The oxidation resistant film 16 is, for example, a silicon nitride film. The sidewall insulating film 17 is a silicon oxide film and is thicker than the silicon nitride film. The silicon nitride film of the oxidation resistant film 16 has a higher etching selectivity than the silicon oxide film of the sidewall insulating film 17 and prevents oxidation from the side of the tantalum layer 242 which is a substantial member of the gate electrode 24. The silicon nitride film of the oxidation resistant film 16 is set to a predetermined film thickness in the range of 10 to 50 nm in consideration of the influence of stress. The silicon nitride film is removed under the sidewall insulating film (silicon oxide film) 17.
[0041]
A silicide layer 19 is provided on the impurity diffusion layer 15 with the gate electrode 24 and the sidewall insulating film 17 therebetween. The silicide layer 19 may be nickel silicide, cobalt silicide, titanium silicide, or any other suitable refractory metal silicide.
[0042]
According to the above embodiment, since the side wall insulating film 17 of the gate electrode 24 is provided through the coating of the oxidation resistant film 16, side oxidation of the tantalum layer 242 constituting a substantial part of the gate electrode 24 is prevented. it can. As a result, the characteristics can be maintained without changing the effective gate length. Further, the oxidation resistant film 16 is selectively removed, and the sidewall insulating film 17 of the gate electrode 24 has a hollow portion 18 between the semiconductor layer 11. As a result, the parasitic capacitance in the impurity diffusion layer 151 extending under the sidewall insulating film 17, that is, the source / drain extension portion, is greatly reduced.
[0043]
8 to 12 are cross-sectional views showing the manufacturing method of the main part of the MOSFET of FIG. 7 in the order of steps.
As shown in FIG. 8, a gate insulating film (silicon oxide film or silicon nitride film) is formed on the channel region 12 through ion implantation necessary as an element region in the first conductive type (P-type or N-type) silicon semiconductor layer 11. 13 is formed. Next, a tantalum nitride layer 241, a body-centered cubic lattice phase tantalum layer 242 and a tantalum nitride layer 243 are successively formed on the gate insulating film 13 by sputtering. The tantalum nitride layers (241, 243) are formed by sputtering, for example, a tantalum target in a nitrogen atmosphere using xenon gas. The tantalum layer (242) is formed by sputtering the tantalum target using xenon gas.
[0044]
Next, a thick silicon oxide oxidation-resistant film 162 that also serves as a mask pattern is formed, and a gate electrode 24 is formed by performing etching according to the mask pattern through a photolithography process (not shown). The oxidation resistant film 162 remains thick on the uppermost layer of the gate electrode 24. Ions are implanted using the region of the gate electrode 24 as a mask to provide a second conductivity type (N-type or P-type) impurity diffusion layer 151 related to the source / drain.
[0045]
Next, as shown in FIG. 9, a silicon nitride film is formed by CVD (Chemical Vapor Deposition), and the entire region of the gate electrode 24 including the oxidation resistant film 161 has a predetermined thickness in the range of 10 to 50 nm. Cover with. Thereby, the oxidation resistant film 16 is disposed at least on the side of the gate electrode 24. Since the oxidation-resistant film 16 on the gate electrode 24 is added to the previously formed oxidation-resistant film 162, it is considerably thicker than the others. Note that the ion implantation of the impurity diffusion layer 151 may be performed after the formation of the oxidation resistant film 16 instead of being performed in the configuration of FIG.
[0046]
Next, as shown in FIG. 10, a thick silicon oxide film is deposited on the oxidation-resistant film 16 by using the CVD method. Thereafter, the sidewall insulating film 17 is formed through anisotropic dry etching.
[0047]
Next, as shown in FIG. 11, the oxidation resistant film 16 in the source / drain region is removed at least under the sidewall insulating film 17 by wet etching such as hot phosphoric acid. This can be controlled by the wet etching time. At this time, the oxidation-resistant film 16 above the gate electrode 24 remains as thick as possible, and the basis for fixing the sidewall insulating film 17 is maintained.
[0048]
Next, as shown in FIG. 12, ion implantation is performed using the regions of the gate electrode 24 and the sidewall insulating film 17 as a mask, and a second conductivity type (N-type or P-type) impurity diffusion layer 152 related to the source / drain is formed. Is provided. Next, regions other than the channel portion 12 in the gate insulating film 13 are removed by light wet etching using hydrofluoric acid or the like. Next, a transition metal layer, for example, a cobalt layer is formed on the semiconductor layer 11 serving as a predetermined source / drain region by sputtering. The cobalt layer formed by sputtering hardly wraps around the semiconductor layer 11 below the sidewall insulating film 17. Thereafter, a silicide layer 19 is provided on the impurity diffusion layer 15 through heat treatment for silicidation. Next, an interlayer insulating layer 20 made of silicon oxide is formed by a CVD method. Thereby, the hollow part 18 under the side wall insulating film 17 appears.
[0049]
According to the method of the above embodiment, the entire side of the gate electrode 24 is covered with the oxidation-resistant film 16, and then the side wall insulating film 17 that is a substantial side wall spacer of the gate electrode 24 is formed. Thereby, the side part oxidation of the metal member which comprises the gate electrode 24 can be prevented. As a result, the effective gate length does not decrease and contributes to maintaining the characteristics.
[0050]
Further, by utilizing the etching selectivity, the sidewall insulating film 17 of the gate electrode 24 can form the hollow portion 18 by removing at least the oxidation resistant film 16 between the gate electrode 24 and the semiconductor layer 11. Further, a more reliable hollow portion 18 can be configured by adding a step of removing the region other than the channel portion 12 in the gate insulating film 13. Thereby, the parasitic capacitance in the impurity diffusion layer 15 extending under the side wall insulating film 17, that is, the source / drain extension portion, is greatly reduced.
[0051]
In addition, although the gate electrode 24 of the said embodiment showed lamination | stacking of the tantalum nitride layer 241 / tantalum layer 242 / tantalum nitride layer 243, not only this but various metal gates can be considered. For example, the metal member constituting the substantial part of the gate electrode 24 may be tungsten or molybdenum in addition to tantalum. In that case, a titanium nitride layer may be provided instead of the tantalum nitride layer 241.
[0052]
【The invention's effect】
As described above, according to the present invention, the sidewall insulating film of the gate electrode is provided through the coating of the oxidation resistant film. As a result, oxidation degradation of the gate electrode is prevented and a predetermined region of the oxidation-resistant film is etched away using a difference in etching selectivity with the sidewall insulating film, so that the sidewall insulating film of the gate electrode and the semiconductor layer are It has a hollow part in between. Thereby, the parasitic capacitance in the impurity diffusion layer extending under the side wall insulating film, that is, the source / drain extension portion is reduced. As a result, it is possible to provide a semiconductor device that realizes an insulated gate field effect transistor having a low resistance and capable of reducing parasitic capacitance, and a method for manufacturing the same.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a main part of a semiconductor device according to a first embodiment of the present invention.
2 is a first cross-sectional view showing a manufacturing method of a main part in the configuration of FIG. 1 in the order of steps;
FIG. 3 is a second cross-sectional view subsequent to FIG. 2;
4 is a third cross-sectional view following FIG. 3. FIG.
FIG. 5 is a fourth cross-sectional view subsequent to FIG. 4;
6 is a fifth cross-sectional view following FIG. 5. FIG.
FIG. 7 is a cross-sectional view showing a main part of a semiconductor device according to a second embodiment of the present invention.
8 is a first cross-sectional view showing a method of manufacturing the main part in the configuration of FIG. 7 in the order of steps.
9 is a second cross-sectional view following FIG. 8. FIG.
10 is a third cross-sectional view following FIG. 9. FIG.
11 is a fourth cross-sectional view subsequent to FIG.
12 is a fifth cross-sectional view subsequent to FIG. 11. FIG.
[Explanation of symbols]
11 ... Semiconductor layer
12 ... Channel region
13 ... Gate insulating film
14, 24 ... gate electrode
141 ... polysilicon layer
142, 19 ... silicide layer
241,243 ... Tantalum nitride layer
242 ... Tantalum layer
15, 151, 152 ... Impurity diffusion layer
16, 161, 162... Oxidation resistant film
17 ... Side wall insulating film
18 ... hollow part
20 ... interlayer insulation layer

Claims

A gate insulating film formed on the channel region of the semiconductor layer of the first conductivity type, and a gate electrode configured on the gate insulating film;
A second conductivity type impurity diffusion layer provided in the semiconductor layer across the channel region;
A silicon oxide film having a hollow portion between the gate electrode and the semiconductor layer provided via a silicon nitride film coating;
A silicide layer provided on the impurity diffusion layer with a sidewall insulating film made of the gate electrode and the silicon oxide film interposed therebetween;
Equipped with,
The gate electrode includes a silicide formed on a polysilicon layer .

A gate insulating film formed on the channel region of the semiconductor layer of the first conductivity type, and a gate electrode configured on the gate insulating film;
A second conductivity type impurity diffusion layer provided in the semiconductor layer across the channel region;
A silicon oxide film having a hollow portion between the gate electrode and the semiconductor layer provided via a silicon nitride film coating;
A silicide layer provided on the impurity diffusion layer with a sidewall insulating film made of the gate electrode and the silicon oxide film interposed therebetween;
Equipped with,
The gate electrode includes a metal member, the metal member having an oxidation-resistant first metal layer, a second metal layer having a main thickness on the first metal layer, and an oxidation-resistant material on the second metal layer. A semiconductor device comprising a third metal layer .

The semiconductor device according to claim 2, wherein the silicon nitride film extends also above the gate electrode.

Said hollow portion, the semiconductor device according to any one of claims 1-3, wherein the silicon nitride film or in addition to a said void gate insulating film is removed.

The semiconductor layer, a bulk silicon substrate, a semiconductor device according to any one of claims 1-4, characterized in that provided on one of an SOI substrate.

Forming a gate insulating film on the channel region of the first conductivity type semiconductor layer;
A polysilicon layer is formed on the gate insulating film, a first silicon nitride film is formed on the polysilicon layer, and the first silicon nitride film and the polysilicon layer are patterned to form an uppermost layer. forming a wake cormorants gate electrode said first silicon nitride film,
Forming a second silicon nitride film made of the same material as the first silicon nitride film so as to cover the entire gate electrode;
Forming a silicon oxide film as a sidewall insulating film of the gate electrode on the second silicon nitride film ;
Removing at least a predetermined region of the second silicon nitride film by wet etching with hot phosphoric acid so that a hollow portion is formed under the sidewall insulating film;
Forming a silicide layer also on the gate electrode to form a silicide layer of the source and drain at a pre Symbol gate electrode and the sidewall insulating films,
Equipped with,
A method of manufacturing a semiconductor device, comprising the step of forming an impurity diffusion layer by introducing an impurity of a second conductivity type using the region of the gate electrode as a mask before or after the step of forming the second silicon nitride film. Method.

Forming a gate insulating film on the channel region of the first conductivity type semiconductor layer;
Forming an oxidation-resistant first metal layer on the gate insulating film by sputtering;
Forming a second metal layer as a main conductive member on the first metal layer by sputtering thicker than the first metal layer;
Forming an oxidation-resistant third metal layer on the second metal layer by sputtering less than the second metal layer;
Forming a first silicon nitride film on the third metal layer;
Said first silicon nitride film, the first metal layer, by patterning the second metal layer and the third metal layer, forming a wake cormorants gate electrode said first silicon nitride film on the uppermost layer,
Forming a second silicon nitride film made of the same material as the first silicon nitride film so as to cover the entire gate electrode;
Forming a silicon oxide film as a sidewall insulating film of the gate electrode on the second silicon nitride film ;
Removing at least a predetermined region of the second silicon nitride film by wet etching with hot phosphoric acid so that a hollow portion is formed under the sidewall insulating film;
Forming a silicide layer of the source and drain at a pre Symbol gate electrode and the sidewall insulating films,
Equipped with,
A method of manufacturing a semiconductor device, comprising the step of forming an impurity diffusion layer by introducing an impurity of a second conductivity type using the region of the gate electrode as a mask before or after the step of forming the second silicon nitride film. Method.

8. The method of manufacturing a semiconductor device according to claim 7 , wherein the first metal layer and the third metal layer are each formed by depositing a sputter metal in the second metal layer in a nitriding atmosphere.

9. The method of manufacturing a semiconductor device according to claim 6 , further comprising a step of etching and removing a gate insulating film other than an upper portion of the channel region so that a hollow portion is formed under the side wall insulating film. Method.

10. The semiconductor device according to claim 6 , further comprising a step of introducing an impurity of a second conductivity type using the regions of the gate electrode and the sidewall insulating film as a mask to form an impurity diffusion layer. Manufacturing method.