KR100401492B1 - Circuit of latch and circuit of filp-flop useing thereof - Google Patents

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Abstract

본 발명은 래치 회로 및 이를 이용한 플립플롭 회로에 관한 것으로, 입력 신호가 바뀌지 않으면 클럭 신호의 입력을 차단시켜 출력 신호를 저장하는 래치단으로 입력 신호가 전달되지 못하도록 함으로써, 전력 소모를 줄일 수 있다. 이를 위한 본 발명의 래치 회로는 입력 신호를 제1 노드로 전송하는 데이타 전송부와, 상기 제1 노드로 전송된 입력 신호를 반전시켜 출력 단자로 전송하고 상기 출력 단자의 출력 신호를 저장하는 래치부와, 상기 입력 신호와 상기 출력 신호를 비교 검출한 값에 의해 상기 데이타 전송부의 동작을 제어하고 클럭 신호의 입력을 차단시키는 제어부로 구성된다.The present invention relates to a latch circuit and a flip-flop circuit using the same. When the input signal is not changed, power consumption can be reduced by blocking the input of the clock signal and preventing the input signal from being transmitted to the latch terminal for storing the output signal. The latch circuit of the present invention for this purpose is a data transmission unit for transmitting an input signal to the first node, and a latch unit for inverting the input signal transmitted to the first node to transmit to the output terminal and to store the output signal of the output terminal And a control unit which controls the operation of the data transmission unit and cuts off the input of the clock signal based on a value of comparing and detecting the input signal and the output signal.

Description

래치 회로 및 이를 이용한 플립플롭 회로{CIRCUIT OF LATCH AND CIRCUIT OF FILP-FLOP USEING THEREOF}Latch Circuit and Flip-Flop Circuit Using the Same {CIRCUIT OF LATCH AND CIRCUIT OF FILP-FLOP USEING THEREOF}

본 발명은 래치 회로 및 이를 이용한 플립플롭 회로에 관한 것으로, 특히 입력 신호가 바뀌지 않으면 클럭 신호의 입력을 차단시켜 출력 신호를 저장하는 래치단으로 입력 신호가 전달되지 못하도록 함으로써, 전력 소모를 줄인 래치 회로 및 이를 이용한 플립플롭 회로에 관한 것이다.The present invention relates to a latch circuit and a flip-flop circuit using the same. In particular, a latch circuit that reduces power consumption by blocking an input of a clock signal and preventing the input signal from being transmitted to a latch stage storing an output signal when the input signal is not changed. And a flip-flop circuit using the same.

도 1은 종래의 래치 회로도이다. 종래의 래치 회로는 클럭 신호(CLK)에 의해 입력 신호(D)를 노드(Nd1)로 전송하는 전달 게이트(P1,N1)와, 상기 노드(Nd1)으로 전송된 입력 신호를 반전시켜 출력 노드(Nd2)로 출력하고 출력 노드(Nd2)의 신호(Q)를 저장하는 래치단(IN2,IN3)으로 구성된다.1 is a conventional latch circuit diagram. The conventional latch circuit inverts the transfer gates P1 and N1 for transmitting the input signal D to the node Nd1 by the clock signal CLK, and inverts the input signal transmitted to the node Nd1 to output the node. And latch stages IN2 and IN3 that output to Nd2 and store the signal Q of the output node Nd2.

상기 전달 게이트(P1,N1)는 상기 클럭 신호(CLK)의 반전 신호에 동작하는 PMOS 트랜지스터(P1)와 클럭 신호(CLK)에 의해 동작하는 NMOS 트랜지스터(N1)로 구성된다.The transfer gates P1 and N1 include a PMOS transistor P1 that operates on an inverted signal of the clock signal CLK and an NMOS transistor N1 that operates by a clock signal CLK.

상기 래치단(IN2,IN3)은 상기 노드(Nd1)와 상기 출력 노드(Nd2) 사이에 병렬접속된 2개의 인버터(IN2,IN3)로 구성된다.The latch stages IN2 and IN3 are composed of two inverters IN2 and IN3 connected in parallel between the node Nd1 and the output node Nd2.

종래의 래치 회로는 클럭 신호(CLK)가 '하이' 상태이면 전달 게이트(P1,N1)가 턴온되어 출력 신호(Q)의 값은 입력 신호(D)를 반전시킨 값을 가지게 된다. 그리고, 출력 신호(Q)의 값은 래치단(IN2,IN3)에 의해 다음 데이타가 입력될 때까지 저장된다.In the conventional latch circuit, when the clock signal CLK is 'high', the transfer gates P1 and N1 are turned on so that the value of the output signal Q has the value inverting the input signal D. The value of the output signal Q is stored until the next data is input by the latch stages IN2 and IN3.

그런데, 상기 구성을 갖는 종래의 래치 회로는 클럭 신호(CLK)가 토글(toggle)할 때마다 전달 게이트(P1,N1)를 턴온 및 턴오프하기 때문에 출력 신호(Q)의 값이 바뀌지 않아도 지속적으로 전력을 소모하는 문제점이 있었다.However, the conventional latch circuit having the above configuration continuously turns on and off the transfer gates P1 and N1 whenever the clock signal CLK toggles, so that the output signal Q does not change. There was a problem of consuming power.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력 신호가 바뀌지 않으면 클럭 신호의 입력을 차단시켜 출력 신호를 저장하는 래치단으로 입력 신호가 전달되지 못하도록 함으로써, 전력 소모를 줄인 래치 회로 및 이를 이용한 플립플롭 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to cut off the input of the clock signal if the input signal is not changed so that the input signal is not transmitted to the latch stage for storing the output signal, thereby reducing power consumption. The present invention provides a reduced latch circuit and a flip-flop circuit using the same.

도 1은 종래의 래치 회로도1 is a conventional latch circuit diagram

도 2는 본 발명에 의한 래치 회로도2 is a latch circuit diagram according to the present invention.

도 3은 본 발명의 래치 회로를 이용한 플립플롭의 회로도3 is a circuit diagram of a flip-flop using the latch circuit of the present invention

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10, 20 : 제어부 12, 22 : 데이타 전송부10, 20: control unit 12, 22: data transmission unit

14, 24 : 래치부 100 : 제1 래치 회로부14, 24: latch portion 100: first latch circuit portion

200 : 제2 래치 회로부200: second latch circuit portion

상기 목적을 달성하기 위한 본 발명의 래치 회로는The latch circuit of the present invention for achieving the above object is

입력 신호를 제1 노드로 전송하는 데이타 전송부와,A data transmitter for transmitting an input signal to the first node;

상기 제1 노드로 전송된 입력 신호를 반전시켜 출력 단자로 전송하고 상기 출력 단자의 출력 신호를 저장하는 래치부와,A latch unit for inverting an input signal transmitted to the first node and transmitting the inverted signal to an output terminal and storing an output signal of the output terminal;

상기 입력 신호와 상기 출력 신호를 비교 검출한 값에 의해 상기 데이타 전송부의 동작을 제어하고 클럭 신호의 입력을 차단시키는 제어부로 구성된다.And a control unit for controlling the operation of the data transmission unit and cutting off the input of the clock signal based on a value of comparing and detecting the input signal and the output signal.

상기 제어부는 상기 입력 신호와 상기 출력 신호를 비교하여 다른 값을 가질 때 출력 신호(s1)를 '로우'로 만드는 배타적 NOR 게이트와, 상기 배타적 NOR 게이트의 출력 신호(s1)가 '로우'를 가질때 입력되는 클럭 신호의 레벨에 상관없이 상기 데이타 전송부의 동작을 제어하는 신호(s2)를 출력하는 NAND 게이트로 구성된다.The controller compares the input signal with the output signal and has an exclusive value when the output signal s1 is 'low' and when the output signal s1 of the exclusive NOR gate has a 'low'. The NAND gate outputs a signal s2 for controlling the operation of the data transfer unit regardless of the level of the clock signal input.

상기 데이타 전송부는 상기 제어부의 출력 신호(s2)에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 PMOS 트랜지스터와, 상기 제어부의 출력 신호(s2)에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 NMOS 트랜지스터로 구성된다.The data transfer unit transmits the input signal to the first node by the output signal s2 of the controller and the PMOS transistor to transmit the input signal to the first node, and the output signal s2 of the controller. It is composed of NMOS transistors.

상기 래치부는 상기 제1 노드와 상기 출력 단자 사이에 병렬접속된 2개의 인버터로 구성된다.The latch portion is composed of two inverters connected in parallel between the first node and the output terminal.

상기 목적을 달성하기 위한 본 발명의 래치 회로를 이용한 플립플롭 회로는,Flip-flop circuit using a latch circuit of the present invention for achieving the above object,

입력 신호를 제1 노드로 전송하는 제1 데이타 전송부와, 상기 제1 노드로 전송된 입력 신호를 반전시켜 제2 노드로 전송하고 상기 제2 노드의 신호를 저장하는제1 래치부와, 상기 입력 신호와 상기 제2 노드의 신호를 비교 검출한 값에 의해 상기 제1 데이타 전송부의 동작을 제어하고 클럭 신호의 입력을 차단시키는 제1 제어부로 구성된 제1 래치 회로부와,A first data transmitter for transmitting an input signal to a first node, a first latch unit for inverting an input signal transmitted to the first node and transmitting the inverted signal to a second node and storing a signal of the second node; A first latch circuit unit configured to control an operation of the first data transmission unit and to block an input of a clock signal based on a value of comparing and detecting an input signal and a signal of the second node;

상기 제2 노드의 신호를 제3 노드로 전송하는 제2 데이타 전송부와, 상기 제3 노드로 전송된 입력 신호를 반전시켜 출력 단자로 전송하고 상기 출력 단자의 신호를 저장하는 제2 래치부와, 상기 제2 노드의 신호와 상기 출력 단자의 신호를 비교 검출한 값에 의해 상기 제2 데이타 전송부의 동작을 제어하고 클럭 신호의 입력을 차단시키는 제2 제어부로 구성된 제2 래치 회로부로 구성된다.A second data transmission unit for transmitting a signal of the second node to a third node, a second latch unit for inverting and transmitting an input signal transmitted to the third node to an output terminal and storing a signal of the output terminal; And a second latch circuit unit configured to control an operation of the second data transmission unit and to block an input of a clock signal based on a value of comparing and detecting a signal of the second node and a signal of the output terminal.

상기 제1 제어부는 상기 입력 신호와 상기 출력 신호를 비교하여 다른 값을 가질 때 출력 신호(s1)를 '로우'로 만드는 배타적 NOR 게이트와, 상기 배타적 NOR 게이트의 출력 신호(s1)가 '로우'를 가질때 입력되는 클럭 신호의 레벨에 상관없이 상기 데이타 전송부의 동작을 제어하는 신호(s2)를 출력하는 NAND 게이트로 구성된다.The first control unit compares the input signal with the output signal to have an exclusive value when the output signal s1 is 'low', and the output signal s1 of the exclusive NOR gate is 'low'. The NAND gate outputs a signal s2 for controlling the operation of the data transmission unit regardless of the level of a clock signal input when the signal has a.

상기 제1 데이타 전송부는 상기 제어부의 출력 신호(s2)에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 PMOS 트랜지스터와, 상기 제어부의 출력 신호(s2)에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 NMOS 트랜지스터로 구성된다.The first data transfer unit transmits the input signal to the first node by the output signal s2 of the controller and the input signal to the first node by the output signal s2 of the controller. It consists of a transmitting NMOS transistor.

상기 제1 래치부는 상기 제1 노드와 상기 제2 노드 사이에 병렬접속된 2개의 인버터로 구성된다.The first latch unit includes two inverters connected in parallel between the first node and the second node.

상기 제2 제어부는 상기 입력 신호와 상기 출력 신호를 비교하여 다른 값을가질 때 출력 신호(s11)를 '로우'로 만드는 배타적 NOR 게이트와, 상기 배타적 NOR 게이트의 출력 신호(s11)가 '로우'를 가질때 입력되는 클럭 신호의 레벨에 상관없이 상기 데이타 전송부의 동작을 제어하는 신호(s12)를 출력하는 NAND 게이트로 구성된다.The second controller compares the input signal with the output signal and has an exclusive NOR gate that makes the output signal s11 low when the output signal s11 has a different value, and the output signal s11 of the exclusive NOR gate is low. The NAND gate outputs a signal s12 for controlling the operation of the data transmission unit regardless of the level of the clock signal inputted when having a.

상기 제2 데이타 전송부는 상기 제어부의 출력 신호(s12)에 의해 상기 입력 신호를 상기 제3 노드로 전송하는 PMOS 트랜지스터와, 상기 제어부의 출력 신호(s12)에 의해 상기 입력 신호를 상기 제3 노드로 전송하는 NMOS 트랜지스터로 구성된다.The second data transfer unit transmits the input signal to the third node by the output signal s12 of the controller and the input signal to the third node by the output signal s12 of the controller. It consists of a transmitting NMOS transistor.

상기 제2 래치부는 상기 제3 노드와 상기 출력 단자 사이에 병렬접속된 2개의 인버터로 구성된다.The second latch portion is composed of two inverters connected in parallel between the third node and the output terminal.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 2는 본 발명에 의한 래치 회로도이다.2 is a latch circuit diagram according to the present invention.

본 발명의 래치 회로는 입력 신호(D)를 노드(Nd11)로 전송하는 데이타 전송부(12)와, 상기 노드(Nd11)로 전송된 입력 신호(D)를 반전시킨 출력 신호(Q)를 노드(Nd12)로 출력하고 상기 출력 신호(Q)를 저장하는 래치부(14)와, 상기 입력 신호(D)와 상기 출력 신호(D)를 비교 검출한 값에 의해 상기 데이타 전송부의 동작을 제어하고 클럭 신호(CLK)의 입력을 차단시키는 제어부(10)로 구성된다.The latch circuit of the present invention has a node for a data transmitter 12 for transmitting an input signal D to a node Nd11, and an output signal Q inverting the input signal D transmitted to the node Nd11. The operation of the data transmission unit is controlled by a latch unit 14 which outputs to Nd12 and stores the output signal Q, and a value obtained by comparing and detecting the input signal D with the output signal D. The control unit 10 cuts off the input of the clock signal CLK.

상기 제어부(10)는 상기 입력 신호(D)와 상기 출력 신호(Q)를 비교하여 다른값을 가질 때 출력 신호(s1)를 '로우'로 만드는 배타적 NOR 게이트(XNOR1)와, 상기 배타적 NOR 게이트(XNOR1)의 출력 신호(s1)가 '로우'를 가질때 입력되는 클럭 신호(CLK)의 레벨에 상관없이 상기 데이타 전송부(12)의 동작을 제어하는 신호(s2)를 출력한다.The control unit 10 compares the input signal D with the output signal Q, and has an exclusive NOR gate XNOR1 that makes the output signal s1 'low' when it has a different value, and the exclusive NOR gate. When the output signal s1 of the XNOR1 has a low level, the signal s2 for controlling the operation of the data transmission unit 12 is output regardless of the level of the clock signal CLK.

상기 데이타 전송부(12)는 상기 제어부(10)의 출력 신호(s2)에 의해 상기 입력 신호(D)를 상기 노드(Nd11)로 전송하는 PMOS 트랜지스터(P1)와 상기 제어부(10)의 출력 신호(s2)에 의해 상기 입력 신호(D)를 상기 노드(Nd11)로 전송하는 NMOS 트랜지스터(N1)로 구성된다.The data transmitter 12 transmits the input signal D to the node Nd11 by the output signal s2 of the controller 10 and the output signal of the controller 10. (s2) consists of an NMOS transistor N1 which transfers the input signal D to the node Nd11.

상기 래치부(14)는 상기 노드(Nd1)와 상기 출력 노드(Nd2) 사이에 병렬접속된 2개의 인버터(IN2,IN3)로 구성되며, 출력 신호(Q)를 저장한다.The latch unit 14 is composed of two inverters IN2 and IN3 connected in parallel between the node Nd1 and the output node Nd2 and stores the output signal Q.

상기 구성을 갖는 본 발명의 래치 회로의 동작을 다음과 같다.The operation of the latch circuit of the present invention having the above configuration is as follows.

우선 출력 신호(Q)가 입력 신호(D)와 다른 값을 갖는다면 상기 배타적 NOR 게이트(XNOR1)의 출력 신호(S1)는 '로우'이며 상기 NAND 게이트(ND1)에 의해 클럭 신호(CLK)의 입력이 마스크(mask)되어 상기 NAND 게이트(ND1)의 출력 신호(S2)의 값은 클럭 신호(CLK)의 값과 상관없이 '하이'가 된다. 따라서, 클럭 신호(CLK)가 토글(toggle)된다 해도 인버터(IN11)에 입력되는 값은 '하이'로 일정하므로 인버터(IN11)에서 전력을 소모하지 않게 되며 전달 게이트(P11,N11)에 전하가 차지(charge) 또는 디스차지(discharge)되지 않으므로 상기 전달 게이트(P11,N11)에서도 전력 소모가 없다. 이때, 출력 신호(Q)는 종래의 래치 회로에서와 같이 계속 같은 값을 유지하게 된다.First, if the output signal Q has a different value from the input signal D, the output signal S1 of the exclusive NOR gate XNOR1 is 'low' and the NAND gate ND1 is used to control the clock signal CLK. The input is masked so that the value of the output signal S2 of the NAND gate ND1 becomes 'high' regardless of the value of the clock signal CLK. Therefore, even when the clock signal CLK is toggled, the value input to the inverter IN11 is constant 'high' so that the inverter IN11 does not consume power and charges are transferred to the transfer gates P11 and N11. Since it is not charged or discharged, there is no power consumption in the transfer gates P11 and N11. At this time, the output signal Q continues to maintain the same value as in the conventional latch circuit.

만약, 출력 신호(Q)와 입력 신호(D)가 같은 값을 갖는다면 배타적 NOR 게이트(XNOR1)의 출력 신호(S1)는 '하이'의 값을 갖게 되고 NAND 게이트(ND1)에서 클럭 신호(CLK)는 반전된다. 따라서, NAND 게이트(ND1)의 출력 신호(S2)는 클럭 신호(CLK)의 반전된 값을 갖게 된다. 클럭 신호(CLK)가 '하이'이면 전달 게이트(P11,N11)의 PMOS 트랜지스터(P11)의 게이트 입력에 '로우'가 입력되고 NMOS 트랜지스터(N11)의 게이트 입력에 '하이'가 입력되므로 전달 게이트(P11,N11)는 턴온된다. 이에 따라 인버터(IN12)와 인버터(IN13)으로 이루어진 크로스 커플드(cross-coupled) 구조의 래치부(14)에 입력 신호(D)의 값이 전달되어 출력 신호(Q)의 값이 입력 신호(D)의 반전된 값으로 바뀌게 된다.If the output signal Q and the input signal D have the same value, the output signal S1 of the exclusive NOR gate XNOR1 has a high value and the clock signal CLK at the NAND gate ND1. ) Is reversed. Therefore, the output signal S2 of the NAND gate ND1 has the inverted value of the clock signal CLK. When the clock signal CLK is 'high', 'low' is input to the gate input of the PMOS transistor P11 of the transfer gates P11 and N11 and 'high' is input to the gate input of the NMOS transistor N11. P11 and N11 are turned on. Accordingly, the value of the input signal D is transferred to the latch portion 14 of the cross-coupled structure including the inverter IN12 and the inverter IN13, so that the value of the output signal Q is converted into the input signal ( The inverted value of D) will be changed.

본 발명에서는 이와 같이 종래의 래치 동작을 수행하면서도 입력 신호(D)가 바뀌지 않으면 클럭 신호(CLK)의 토글(toggle)에 의한 불필요한 전력 소모를 없앨 수 있도록 하였다. 물론, 입력 신호(D)가 바뀌어 새로운 값이 래치부(14)에 저장될 때는 종래의 래치 회로의 경우보다 좀더 많은 전력을 소모한다. 그러나, 그렇지 않은 경우에는 전력 소모가 거의 없다고 할 수 있으므로 자주 값이 바뀌지 않는 곳에 사용된다면 동작시 전력을 크게 감소시킬 수 있다.In the present invention, when the input signal D is not changed while performing the conventional latch operation as described above, unnecessary power consumption due to the toggle of the clock signal CLK can be eliminated. Of course, when the input signal D is changed and the new value is stored in the latch unit 14, more power is consumed than in the conventional latch circuit. However, otherwise it can be said that little power consumption, so if used in a place where the value does not change often can greatly reduce the power during operation.

도 3은 본 발명의 래치 회로를 이용한 플립플롭의 회로도이다.3 is a circuit diagram of a flip-flop using the latch circuit of the present invention.

본 발명의 래치 회로를 이용한 플립플롭 회로는 제1 래치 회로부(100)와 제2 래치 회로부(200)로 구성된다.The flip-flop circuit using the latch circuit of the present invention includes the first latch circuit unit 100 and the second latch circuit unit 200.

본 발명의 래치 회로를 이용한 플립플롭 회로는 입력 신호(D)를 노드(Nd11)로 전송하는 데이타 전송부(12)와, 상기 노드(Nd11)로 전송된 입력 신호(D)를 반전시킨 출력 신호(Q)를 노드(Nd12)로 출력하고 상기 출력 신호(Q)를 저장하는 래치부(14)와, 상기 입력 신호(D)와 상기 출력 신호(D)를 비교 검출한 값에 의해 상기 데이타 전송부의 동작을 제어하고 클럭 신호(CLK)의 입력을 차단시키는 제어부(10)로 구성된 제1 래치 회로부(100)와, 상기 제1 래치 회로부(100)의 출력 노드(Nd12)의 신호를 노드(Nd21)로 전송하는 데이타 전송부(22)와, 상기 노드(Nd21)로 전송된 노드(Nd12)의 신호를 반전시킨 출력 신호(Q)를 노드(Nd22)로 출력하고 상기 출력 신호(Q)를 저장하는 래치부(24)와, 상기 노드(Nd12)의 신호(D)와 상기 출력 신호(D)를 비교 검출한 값에 의해 상기 데이타 전송부(22)의 동작을 제어하고 클럭 신호(CLK)의 입력을 차단시키는 제어부(20)로 구성된다.The flip-flop circuit using the latch circuit of the present invention has a data transmission unit 12 for transmitting the input signal D to the node Nd11, and an output signal inverting the input signal D transmitted to the node Nd11. The data is transmitted by the latch unit 14 which outputs Q to the node Nd12 and stores the output signal Q, and a value obtained by comparing and detecting the input signal D with the output signal D. The node Nd21 receives a signal of the first latch circuit unit 100 including a control unit 10 configured to control a negative operation and block an input of the clock signal CLK, and an output node Nd12 of the first latch circuit unit 100. ) Outputs a data transmitter 22 for transmitting to the node Nd22 and an output signal Q inverting the signal of the node Nd12 transmitted to the node Nd21 and stores the output signal Q. The operation of the data transfer unit 22 is performed by the latch unit 24 and the value obtained by comparing and detecting the signal D of the node Nd12 with the output signal D. It consists of the control unit 20 to control and block the input of the clock signal (CLK).

상기 제어부(10)는 상기 입력 신호(D)와 상기 출력 신호(Q)를 비교하여 다른 값을 가질 때 출력 신호(s1)를 '로우'로 만드는 배타적 NOR 게이트(XNOR1)와, 상기 배타적 NOR 게이트(XNOR1)의 출력 신호(s1)가 '로우'를 가질때 입력되는 클럭 신호(CLK)의 레벨에 상관없이 상기 데이타 전송부(12)의 동작을 제어하는 신호(s2)를 출력한다.The control unit 10 compares the input signal D with the output signal Q, and has an exclusive NOR gate XNOR1 that makes the output signal s1 'low' when it has a different value, and the exclusive NOR gate. When the output signal s1 of the XNOR1 has a low level, the signal s2 for controlling the operation of the data transmission unit 12 is output regardless of the level of the clock signal CLK.

상기 데이타 전송부(12)는 상기 제어부(10)의 출력 신호(s2)의 반전 신호에 의해 상기 입력 신호(D)를 상기 노드(Nd11)로 전송하는 PMOS 트랜지스터(P1)와 상기 제어부(10)의 출력 신호(s2)에 의해 상기 입력 신호(D)를 상기 노드(Nd11)로 전송하는 NMOS 트랜지스터(N1)로 구성된다.The data transmitter 12 transmits the input signal D to the node Nd11 by the inverted signal of the output signal s2 of the controller 10 and the controller 10. The NMOS transistor N1 transmits the input signal D to the node Nd11 by the output signal s2.

상기 래치부(14)는 상기 노드(Nd1)와 상기 출력 노드(Nd2) 사이에 병렬접속된 2개의 인버터(IN2,IN3)로 구성되며, 출력 신호(Q)를 저장한다.The latch unit 14 is composed of two inverters IN2 and IN3 connected in parallel between the node Nd1 and the output node Nd2 and stores the output signal Q.

상기 제어부(20)는 상기 노드(Nd12)의 신호와 상기 출력 신호(Q)를 비교하여 다른 값을 가질 때 출력 신호(s11)를 '로우'로 만드는 배타적 NOR 게이트(XNOR1)와, 상기 배타적 NOR 게이트(XNOR1)의 출력 신호(s11)가 '로우'를 가질때 입력되는 클럭 신호(CLK)의 레벨에 상관없이 상기 데이타 전송부(12)의 동작을 제어하는 신호(s12)를 출력한다.The control unit 20 compares the signal of the node Nd12 with the output signal Q, and has an exclusive NOR gate XNOR1 that makes the output signal s11 'low' when having a different value, and the exclusive NOR. When the output signal s11 of the gate XNOR1 has 'low', the signal s12 for controlling the operation of the data transmitter 12 is output regardless of the level of the clock signal CLK.

상기 데이타 전송부(22)는 상기 제어부(20)의 출력 신호(s12)에 의해 상기 입력 신호(D)를 상기 노드(Nd21)로 전송하는 PMOS 트랜지스터(P21)와 상기 제어부(20)의 출력 신호(s12)에 의해 상기 노드(Nd12)의 신호를 상기 노드(Nd21)로 전송하는 NMOS 트랜지스터(N21)로 구성된다.The data transmitter 22 transmits the input signal D to the node Nd21 by the output signal s12 of the controller 20 and the output signal of the controller 20. (s12), an NMOS transistor N21 for transmitting the signal of the node Nd12 to the node Nd21.

상기 래치부(24)는 상기 노드(Nd21)와 상기 출력 노드(Nd22) 사이에 병렬접속된 2개의 인버터(IN22,IN23)로 구성되며, 출력 신호(Q)를 저장한다.The latch unit 24 is composed of two inverters IN22 and IN23 connected in parallel between the node Nd21 and the output node Nd22 and stores an output signal Q.

상기 구성을 갖는 본 발명의 래치 회로를 이용한 플립플롭 회로는 도 2에 도시된 본 발명의 래치 회로와 그 동작이 동일하다. 즉, 상기 제1 래치 회로부(100) 및 상기 제2 래치 회로부(200)의 동작은 도 2의 래치 회로와 동일하다.The flip-flop circuit using the latch circuit of the present invention having the above configuration has the same operation as the latch circuit of the present invention shown in FIG. That is, the operation of the first latch circuit unit 100 and the second latch circuit unit 200 is the same as the latch circuit of FIG.

본 발명의 래치 회로를 이용한 플립플롭 회로는 입력 신호(D)가 바뀌지 않는다면 클럭 신호(CLK)의 토글에 상관없이 출력 신호(Q)가 같은 값을 유지한다. 이때 소비되는 전력은 거의 없다.In the flip-flop circuit using the latch circuit of the present invention, the output signal Q maintains the same value regardless of the toggle of the clock signal CLK unless the input signal D is changed. At this time, little power is consumed.

본 발명의 래치 회로 및 이를 이용한 플립플롭 회로에서는 배타적 NOR 게이트와 NAND 게이트를 사용하여 클럭 신호(CLK)의 입력을 마스크(mask)하는 방식을 사용하였지만, 이러한 게이트들 이외에 다른 게이트들의 조합을 사용하여 입력 신호(D) 또는 출력 신호(Q)가 바뀌지 않을 때 클럭 신호(CLK)가 전달되지 못하도록 만들 수 있다.In the latch circuit and the flip-flop circuit using the same, an exclusive NOR gate and a NAND gate are used to mask the input of the clock signal CLK. However, a combination of gates other than these gates may be used. The clock signal CLK may not be transmitted when the input signal D or the output signal Q is not changed.

이상에서 설명한 바와 같이, 본 발명의 래치 회로에 의하면, 입력 신호가 바뀌지 않으면 클럭 신호의 입력을 차단시켜 출력 신호를 저장하는 래치단으로 입력 신호가 전달되지 못하도록 함으로써, 불필요하게 소모되는 전력을 줄일 수 있다.As described above, according to the latch circuit of the present invention, if the input signal does not change, the input of the clock signal is blocked so that the input signal is not transmitted to the latch terminal for storing the output signal, thereby reducing unnecessary power consumption. have.

또한, 본 발명은 거의 모든 반도체 회로에서 사용되는 래치 회로와 플립플롭(flip-flop) 회로에 적용시킬 수 있으며, 또한 이들이 소비하는 전력을 최소화함으로써 저전력을 구현하는 반도체 장치에 광범위하게 사용될 수 있다.In addition, the present invention can be applied to latch circuits and flip-flop circuits used in almost all semiconductor circuits, and can be widely used in semiconductor devices that realize low power by minimizing the power consumed by them.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (11)

래치 회로에 있어서,In the latch circuit, 입력 신호를 제1 노드로 전송하는 데이타 전송부와,A data transmitter for transmitting an input signal to the first node; 상기 제1 노드로 전송된 입력 신호를 반전시켜 출력 단자로 전송하고 상기 출력 단자의 출력 신호를 저장하는 래치부와,A latch unit for inverting an input signal transmitted to the first node and transmitting the inverted signal to an output terminal and storing an output signal of the output terminal; 상기 입력 신호와 상기 출력 신호를 비교 검출한 값에 의해 상기 데이타 전송부의 동작을 제어하고 클럭 신호의 입력을 차단시키는 제어부로 구성된 것을 특징으로 하는 래치 회로.And a control unit which controls the operation of the data transmission unit and cuts off the input of the clock signal based on a value of comparing and detecting the input signal and the output signal. 제 1 항에 있어서, 상기 제어부는,The method of claim 1, wherein the control unit, 상기 입력 신호와 상기 출력 신호를 비교하여 다른 값을 가질 때 출력 신호(s1)를 '로우'로 만드는 배타적 NOR 게이트와,An exclusive NOR gate that compares the input signal and the output signal and makes the output signal s1 'low' when it has a different value; 상기 배타적 NOR 게이트의 출력 신호(s1)가 '로우'를 가질때 입력되는 클럭 신호의 레벨에 상관없이 상기 데이타 전송부의 동작을 제어하는 신호(s2)를 출력하는 NAND 게이트로 구성된 것을 특징으로 하는 래치 회로.A latch circuit configured to output a signal s2 for controlling the operation of the data transmitter regardless of the level of a clock signal input when the output signal s1 of the exclusive NOR gate has a low value; . 제 1 항 또는 제 2 항에 있어서, 상기 데이타 전송부는,The method of claim 1 or 2, wherein the data transmission unit, 상기 제어부의 출력 신호(s2)에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 PMOS 트랜지스터와,A PMOS transistor for transmitting the input signal to the first node by an output signal s2 of the controller; 상기 제어부의 출력 신호(s2)의 반전 신호에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치 회로.And an NMOS transistor for transmitting the input signal to the first node by an inverted signal of the output signal (s2) of the controller. 제 1 항에 있어서, 상기 래치부는,The method of claim 1, wherein the latch unit, 상기 제1 노드와 상기 출력 단자 사이에 병렬접속된 2개의 인버터로 구성된 것을 특징으로 하는 래치 회로.And two inverters connected in parallel between the first node and the output terminal. 래치 회로를 이용한 플립플롭 회로에 있어서,In a flip-flop circuit using a latch circuit, 입력 신호를 제1 노드로 전송하는 제1 데이타 전송부와, 상기 제1 노드로 전송된 입력 신호를 반전시켜 제2 노드로 전송하고 상기 제2 노드의 신호를 저장하는 제1 래치부와, 상기 입력 신호와 상기 제2 노드의 신호를 비교 검출한 값에 의해 상기 제1 데이타 전송부의 동작을 제어하고 클럭 신호의 입력을 차단시키는 제1 제어부로 구성된 제1 래치 회로부와,A first data transmitter for transmitting an input signal to a first node, a first latch unit for inverting an input signal transmitted to the first node and transmitting the inverted signal to a second node and storing a signal of the second node; A first latch circuit unit configured to control an operation of the first data transmission unit and to block an input of a clock signal based on a value of comparing and detecting an input signal and a signal of the second node; 상기 제2 노드의 신호를 제3 노드로 전송하는 제2 데이타 전송부와, 상기 제3 노드로 전송된 입력 신호를 반전시켜 출력 단자로 전송하고 상기 출력 단자의 신호를 저장하는 제2 래치부와, 상기 제2 노드의 신호와 상기 출력 단자의 신호를 비교 검출한 값에 의해 상기 제2 데이타 전송부의 동작을 제어하고 클럭 신호의 입력을 차단시키는 제2 제어부로 구성된 제2 래치 회로부를 구비한 것을 특징으로 하는 래치 회로를 이용한 플립플롭 회로.A second data transmission unit for transmitting a signal of the second node to a third node, a second latch unit for inverting and transmitting an input signal transmitted to the third node to an output terminal and storing a signal of the output terminal; And a second latch circuit unit configured to control the operation of the second data transmission unit and to block an input of a clock signal by a value obtained by comparing and detecting a signal of the second node with a signal of the output terminal. Flip-flop circuit using a latch circuit characterized in that. 제 5 항에 있어서, 상기 제1 제어부는,The method of claim 5, wherein the first control unit, 상기 입력 신호와 상기 출력 신호를 비교하여 다른 값을 가질 때 출력 신호(s1)를 '로우'로 만드는 배타적 NOR 게이트와,An exclusive NOR gate that compares the input signal and the output signal and makes the output signal s1 'low' when it has a different value; 상기 배타적 NOR 게이트의 출력 신호(s1)가 '로우'를 가질때 입력되는 클럭 신호의 레벨에 상관없이 상기 데이타 전송부의 동작을 제어하는 신호(s2)를 출력하는 NAND 게이트로 구성된 것을 특징으로 하는 래치 회로를 이용한 플립플롭 회로.A latch circuit configured to output a signal s2 for controlling the operation of the data transmitter regardless of the level of a clock signal input when the output signal s1 of the exclusive NOR gate has a low value; Flip-flop circuit using. 제 5 항 또는 제 6 항에 있어서, 상기 제1 데이타 전송부는,The method of claim 5 or 6, wherein the first data transmission unit, 상기 제1 제어부의 출력 신호(s2)의 반전 신호에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 PMOS 트랜지스터와,A PMOS transistor for transmitting the input signal to the first node by an inverted signal of the output signal s2 of the first controller; 상기 제어부의 출력 신호(s2)에 의해 상기 입력 신호를 상기 제1 노드로 전송하는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치 회로를 이용한 플립플롭 회로.And an NMOS transistor configured to transmit the input signal to the first node by an output signal (s2) of the controller. 제 5 항에 있어서, 상기 제1 래치부는,The method of claim 5, wherein the first latch unit, 상기 제1 노드와 상기 제2 노드 사이에 병렬접속된 2개의 인버터로 구성된 것을 특징으로 하는 래치 회로를 이용한 플립플롭 회로.A flip-flop circuit using a latch circuit, characterized in that composed of two inverters connected in parallel between the first node and the second node. 제 5 항에 있어서, 상기 제2 제어부는,The method of claim 5, wherein the second control unit, 상기 입력 신호와 상기 출력 신호를 비교하여 다른 값을 가질 때 출력신호(s11)를 '로우'로 만드는 배타적 NOR 게이트와,An exclusive NOR gate which compares the input signal and the output signal and makes the output signal s11 'low' when it has a different value; 상기 배타적 NOR 게이트의 출력 신호(s11)가 '로우'를 가질때 입력되는 클럭 신호의 레벨에 상관없이 상기 데이타 전송부의 동작을 제어하는 신호(s12)를 출력하는 NAND 게이트로 구성된 것을 특징으로 하는 래치 회로를 이용한 플립플롭 회로.A latch circuit configured to output a signal s12 for controlling the operation of the data transmission unit regardless of the level of a clock signal input when the output signal s11 of the exclusive NOR gate has a low value; Flip-flop circuit using. 제 5 항 또는 제 9 항에 있어서, 상기 제2 데이타 전송부는,The method of claim 5 or 9, wherein the second data transmission unit, 상기 제2 제어부의 출력 신호(s12)에 의해 상기 입력 신호를 상기 제3 노드로 전송하는 PMOS 트랜지스터와,A PMOS transistor for transmitting the input signal to the third node by an output signal s12 of the second controller; 상기 제어부의 출력 신호(s12)의 반전 신호에 의해 상기 입력 신호를 상기 제3 노드로 전송하는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치 회로를 이용한 플립플롭 회로.And an NMOS transistor configured to transmit the input signal to the third node by an inverted signal of the output signal (s12) of the controller. 제 5 항에 있어서, 상기 제2 래치부는,The method of claim 5, wherein the second latch unit, 상기 제3 노드와 상기 출력 단자 사이에 병렬접속된 2개의 인버터로 구성된 것을 특징으로 하는 래치 회로를 이용한 플립플롭 회로.And a second inverter connected in parallel between the third node and the output terminal.
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