KR200187772Y1

KR200187772Y1 - Control apparatus for delay time

Info

Publication number: KR200187772Y1
Application number: KR2019970042773U
Authority: KR
Inventors: 신동우
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2000-07-15
Also published as: KR19990030102U

Abstract

본 고안은 딜레이타임 제어장치에 관한 것으로, 특히 사용자가 선택적으로 프로그램하여 외부조건의 변화에 대하여 최적의 딜레이타임을 갖는 시그널을 발생시켜 회로의 동작을 안정화시키기 위한 딜레이타임 제어장치에 관한 것으로, 이를 위해 복수개의 입력데이터를 상호 조합하여 프로그램하는 프로그램 레지스터와, 상기 프로그램 레지스터 출력단에 연결되어 일정시간 액티브되는 파워온 리셋신호에 의해 프로그램 데이터를 입력받아 비액티브되는 파워온 리셋신호에 의해 프로그램 데이터를 래치하여 래치출력단에 유지하는 데이터 저장수단과, 복수개의 지연부가 직렬연결되어 입력시그널을 일정시간 지연시켜 출력하는 시그널 지연수단과, 상기 입력시그널 수신단 및 각 지연부 출력단에 일측단자가 각각 접속되고 타측단자가 공통접속되어 최종단 지연부 입력단에 접속되며 상기 데이터 저장수단에서 출력되는 프로그램 데이터에 의해 턴온/턴오프되어 시그널 경로를 변경하여 입력시그널의 딜레이 타임을 조정하는 시그널경로 선택수단을 구비하므로써 공정, 전압, 온도 등 외부조건의 변화에 대응하여 최적의 딜레이 타임을 갖는 시그널을 발생시켜 안정적인 칩의 동작을 구현한 것이다.The present invention relates to a delay time control device, and more particularly, to a delay time control device for stabilizing the operation of a circuit by generating a signal having an optimal delay time for a change in external conditions by a user selectively programming. The program register latches the program data by a program register for combining a plurality of input data and programming the program data by a power-on reset signal connected to the program register output terminal and being activated for a predetermined time. Data storage means held in the latch output terminal, signal delay means for delaying an input signal for a predetermined time by being connected in series with a plurality of delay units, and one terminal connected to the input signal receiving terminal and each delay output unit, respectively. Is connected The final stage delay section is connected to the input stage and is turned on / off by the program data output from the data storage means to change the signal path to adjust the delay time of the input signal. It generates stable chip operation by generating a signal with optimal delay time in response to changes in external conditions.

Description

Delay Time Control

본 고안은 딜레이타임 제어장치에 관한 것으로, 특히 사용자가 선택적으로 프로그램하여 외부조건의 변화에 대하여 최적의 딜레이타임을 갖는 시그널을 발생시켜 회로의 동작을 안정화시키기 위한 딜레이타임 제어장치에 관한 것이다.The present invention relates to a delay time control device, and more particularly, to a delay time control device for stabilizing the operation of a circuit by generating a signal having an optimal delay time for a change in external conditions by a user selectively programming.

일반적으로, 시그널 지연회로는 정밀한 딜레이 타임을 요구하는 반도체 소자에 사용되는 장치로 외부조건의 변화에 대응하여 정확한 딜레이 타임을 발생시켜 회로동작을 안정화시키는데 그 목적이 있다.In general, a signal delay circuit is a device used in a semiconductor device that requires precise delay time, and its purpose is to stabilize circuit operation by generating an accurate delay time in response to changes in external conditions.

한편, 공정상의 변화, 전압의 변동, 온도의 변화 등 외부조건의 변화에 대하여 딜레이 타임이 변하게 되면 이 시그널을 사용하는 회로의 동작이 불안정하게 되어 칩의 동작을 안정화시킬 수가 없다.On the other hand, if the delay time changes with respect to changes in external conditions such as process changes, voltage changes, and temperature changes, the operation of the circuit using this signal becomes unstable and the chip operation cannot be stabilized.

도 1은 기존의 사용되던 시그널 지연회로의 한 예를 나타낸 것으로, 다수개의 인버터들이 직렬접속되어 입력신호를 일정시간 지연후 출력단으로 내보낸다.1 illustrates an example of a conventional signal delay circuit, in which a plurality of inverters are connected in series to send an input signal to an output terminal after a predetermined time delay.

이때 발생되는 지연신호는 고정된 딜레이 타임을 갖게 되는데, 이러한 지연회로는 공정상의 변화, 전압의 변동, 온도변화 등 회로설계 당시에는 정확한 예측이 어려운 외부조건이 변하게 되면 이에 따라 딜레이 타임이 변하게 된다.At this time, the delayed signal has a fixed delay time. In such a delay circuit, if the external conditions such as process change, voltage change, temperature change, etc. that are difficult to accurately predict at the time of circuit design change, the delay time changes accordingly.

이러한 딜레이 타임의 변화는 회로의 동작을 불안정하게 만들기 때문에 외부조건의 변화에 대응하는 딜레이 타임을 갖도록 회로를 변경하여야 한다.Since the change in the delay time makes the operation of the circuit unstable, the circuit must be changed to have a delay time corresponding to the change in external conditions.

이와 같이 기존의 시그널 지연회로는 공정, 전압, 온도 등 외부조건이 변하게 되면 이에 대응하는 딜레이 타임을 갖는 신호를 발생시키기 위해 회로를 변경하여 제품을 다시 제작해야 하는 번거로움이 있으며 정확한 딜레이 타임을 필요로하는 회로를 구성하는데는 한계가 있다.As such, the existing signal delay circuit has the trouble of remanufacturing the product by changing the circuit to generate a signal having a delay time corresponding to external conditions such as process, voltage, and temperature, and requiring accurate delay time. There is a limit in constructing a circuit.

이에, 본 고안은 상기한 바와 같은 종래기술의 제 문제점을 해소시키기 위하여 창안된 것으로, 공정, 전압, 온도 등 회로설계 당시에는 예측이 어려운 외부조건의 변화에 대응하여 사용자가 딜레이 타임을 적절히 조정하여주므로써 회로를 다시 구성하지 않고도 정확한 딜레이 타임을 갖는 시그널을 발생시키기 위한 딜레이타임 제어장치를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the problems of the prior art as described above, and the user appropriately adjusts the delay time in response to changes in external conditions that are difficult to predict at the time of circuit design such as process, voltage, and temperature. It is therefore an object of the present invention to provide a delay time control device for generating a signal having an accurate delay time without reconfiguring a circuit.

도 1은 종래기술에 따른 지연회로도.1 is a delay circuit diagram according to the prior art.

도 2는 본 고안의 일 실시예에 따른 지연회로도.2 is a delay circuit diagram according to an embodiment of the present invention.

도 3은 상기 도 2의 시그널경로 선택부를 제어하기 위한 데이터 레지스터.3 is a data register for controlling the signal path selector of FIG.

도 4는 상기 도 3의 데이터 레지스터에 데이터를 프로그램하기 위한 데이터 포멧 테이블.4 is a data format table for programming data in the data register of FIG.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 데이터 레지스터 20 : 프로그램 레지스터10: data register 20: program register

22 : 데이터 저장부 30 : 딜레이 체인22: data storage unit 30: delay chain

40 : 시그널 지연부 40-1 : 제1 지연부40: signal delay unit 40-1: first delay unit

40-2 : 제2 지연부 40-3 : 제3 지연부40-2: second delay unit 40-3: third delay unit

40-4 : 제4 지연부 40-5 : 제5 지연부40-4: fourth delay unit 40-5: fifth delay unit

42 : 시그널경로 선택부42: signal path selector

상기한 바와 같은 목적을 달성하기 위한 본 고안의 딜레이타임 제어장치는 복수개의 입력데이터를 상호 조합하여 프로그램하는 프로그램 레지스터와,Delay time control device of the present invention for achieving the above object is a program register for programming a plurality of input data in combination with each other,

상기 프로그램 레지스터 출력단에 연결되어 일정시간 액티브되는 파워온 리셋신호에 의해 프로그램 데이터를 입력받아 비액티브되는 파워온 리셋신호에 의해 프로그램 데이터를 래치하여 래치출력단에 유지하는 데이터 저장수단과,Data storage means connected to the program register output terminal and receiving program data by a power-on reset signal that is active for a predetermined time, and latching the program data by the inactive power-on reset signal and holding the program data at the latch output terminal;

복수개의 지연부가 직렬연결되어 입력시그널을 일정시간 지연시켜 출력하는 시그널 지연수단과,Signal delay means for outputting a plurality of delay units in series by delaying an input signal for a predetermined time;

상기 입력시그널 수신단 및 각 지연부 출력단에 일측단자가 각각 접속되고 타측단자가 공통접속되어 최종단 지연부 입력단에 접속되며 상기 데이터 저장수단에서 출력되는 프로그램 데이터에 의해 턴온/턴오프되어 시그널 경로를 변경하여 입력시그널의 딜레이 타임을 조정하는 시그널경로 선택수단을 포함하여 구비함을 특징으로 한다.One terminal is connected to the input signal receiving terminal and each delay unit output terminal, and the other terminal is connected to the terminal delay terminal input terminal in common, and is turned on / off by the program data output from the data storage means to change the signal path. And a signal path selecting means for adjusting the delay time of the input signal.

상술한 목적 및 기타의 목적과 본 고안의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하여 본 고안에 따른 일 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention.

도 2는 본 고안의 일 실시예에 따른 딜레이 체인(30)을 나타낸 것으로, 시그널 입력단과 출력단 사이에 직렬접속된 제1 지연부 내지 제5 지연부(40-1, 40-2, 40-3, 40-4, 40-5)로 이루어진 시그널 지연부(40)와, 상기 시그널 입력단 및 제1 지연부 내지 제3 지연부(40-1, 40-2, 40-3) 출력단에 각 일측단자가 접속되고 타측단자가 공통접속되어 상기 제4 지연부(40-4) 출력단에 연결되는 제1 엔모스형 트랜지스터 내지 제4 엔모스형 트랜지스터(MN1, MN2, MN3, MN4)로 이루어진 시그널경로 선택부(42)로 구성된다.2 is a diagram illustrating a delay chain 30 according to an embodiment of the present invention, and includes first to fifth delay units 40-1, 40-2, and 40-3 connected in series between a signal input terminal and an output terminal. , One side of each of the signal delay unit 40 consisting of 40-4, 40-5, and an output terminal of the signal input terminal and the first to third delay units 40-1, 40-2, and 40-3. Signal path consisting of first NMOS transistors to fourth NMOS transistors MN1, MN2, MN3, and MN4 connected to the output terminal of the fourth delay unit 40-4, with the other terminal connected in common. The part 42 is comprised.

상기 각 지연부는 직렬연결된 두개의 인버터로 이루어진다.Each delay unit comprises two inverters connected in series.

도 3은 상기 도 2의 시그널경로 선택부(42)를 구성하는 제1 내지 제4 엔모스형 트랜지스터(MN1, MN2, MN3, MN4)의 턴온/턴오프를 제어하는 신호를 발생시키는 데이터 레지스터(10)를 나타낸 것으로, 입력데이터 Data0, Data1, Data2, Data3를 상호 조합하여 프로그램하는 프로그램 레지스터(20)와, 상기 프로그램 레지스터(20) 출력단에 연결되어 일정시간 액티브되는 파워온 리셋신호(pwr_rst)에 의해 프로그램 데이터를 입력받아 비액티브되는 파워온 리셋신호(pwr_rst)에 의해 프로그램 데이터를 래치하여 래치출력단에 유지하는 데이터 저장부(22)로 구성된다.3 is a data register for generating a signal for controlling the turn-on / turn-off of the first to fourth NMOS transistors MN1, MN2, MN3, and MN4 constituting the signal path selector 42 of FIG. 10), a program register 20 for programming a combination of input data Data0, Data1, Data2, and Data3 and a power-on reset signal pwr_rst connected to an output terminal of the program register 20 and being activated for a predetermined time. The data storage unit 22 receives program data, and latches the program data by the inactive power-on reset signal pwr_rst to hold the program data at the latch output terminal.

도 4는 상기 도 3의 프로그램 레지스터(20)를 이용하여 프로그램하기 위한 데이터 포멧 테이블을 나타낸 것이다.4 illustrates a data format table for programming using the program register 20 of FIG. 3.

상기한 구성을 갖는 본 고안의 동작과정은 도 4의 데이터 포멧 테이블에 표시된 값 중에서 적절한 값을 선택하여 프로그램 레지스터(20)를 이용하여 프로그램한다.In the operation process of the present invention having the above-described configuration, an appropriate value is selected from the values displayed in the data format table of FIG. 4 and programmed using the program register 20.

시스템에 전원이 인가되면 각 디바이스들을 초기화하기 위하여 파워온 리셋신호(pwr_rst)가 일정시간 동안 액티브 되는데 이때 앞서 프로그램된 값들이 데이터 저장부(22)에 인가되고, 상기 파워온 리셋신호(pwr_rst)가 비액티브 상태로 갈때 그 값이 래치되어 데이터 저장부(22)의 출력인 D_set3:0은 프로그램된 값을 계속 유지하게 된다.When power is applied to the system, the power-on reset signal pwr_rst is activated for a predetermined time in order to initialize each device. The previously programmed values are applied to the data storage unit 22, and the power-on reset signal pwr_rst is applied. When it goes to the inactive state, the value is latched so that D_set3: 0, which is the output of the data storage unit 22, maintains the programmed value.

도 2의 시그널경로 선택부(42)에 있는 4개의 엔모스형 트랜지스터들은 소오스와 드레인 중 한쪽이 제4 지연부(40-4) 출력단에 공통으로 연결되고 다른 한쪽은 입력시그널 수신단 및 제1, 제2, 제3 지연부(40-1, 40-2, 40-3) 출력단에 각각 연결되며 제1 엔모스형 트랜지스터(MN1)의 게이트 D는 D_set0, 제2 엔모스형 트랜지스터(MN2)의 게이트 C는 D_set1, 제3 엔모스형 트랜지스터(MN3)의 게이트 B는 D_set2, 제4 엔모스형 트랜지스터(MN4)의 게이트 A는 D_set3에 각각 연결되어 프로그램된 값에 의하여 셋팅된 D_set3:0에 의하여 해당되는 엔모스형 트랜지스터를 턴온 또는 턴오프시키므로써 시그널 입력단부터 출력단까지 통과되는 시그널의 딜레이 타임을 조정하게 된다.The four NMOS transistors in the signal path selector 42 of FIG. 2 are commonly connected to one of a source and a drain of an output terminal of the fourth delay unit 40-4, and the other of the NMOS transistors of the signal path selector 42 is connected to an input signal receiver and a first, The gate D of the first NMOS transistor MN1 is connected to the output terminals of the second and third delay units 40-1, 40-2, and 40-3, respectively. The gate C is connected to D_set1, the gate B of the third NMOS transistor MN3 is connected to D_set2, and the gate A of the fourth NMOS transistor MN4 is connected to D_set3 by D_set3: 0 set by a programmed value. By turning the corresponding NMOS transistor on or off, the delay time of the signal passing from the signal input to the output is adjusted.

예를들어, 상기 도 2의 각 지연부의 딜레이 타임이 각가 5ns일 경우 상기 도 3의 데이터 레지스터(10)를 이용하여 프로그램된 데이터 조합 D_set3:0이 1일 경우 시그널경로 선택부(42)의 제1 엔모스형 트랜지스터(MN1)의 게이트에 하이가 인가되므로 입력단 In으로 인가된 신호는 시그널 입력단을 거쳐 제1 내지 제4 지연부(40-1, 40-2, 40-3, 40-4)를 거치지 않고 제1 엔모스형 트랜지스터(MN1)를 통하여 제4 지연부(40-4) 출력단으로 전달된 후 제5 지연부(40-5)를 거쳐 출력단인 Out으로 전달된다.For example, when the delay time of each delay unit of FIG. 2 is 5ns, the signal path selector 42 of the signal path selector 42 is set when the data combination D_set3: 0 programmed using the data register 10 of FIG. Since high is applied to the gate of the one NMOS transistor MN1, the signal applied to the input terminal In passes through the signal input terminal to the first to fourth delay units 40-1, 40-2, 40-3, and 40-4. After passing through the first NMOS type transistor MN1 to the output terminal of the fourth delay unit 40-4, it is transferred to the output terminal Out through the fifth delay unit 40-5.

따라서, 이 입력시그널의 신호지연 시간은 5ns가 된다.Therefore, the signal delay time of this input signal is 5ns.

또한, 프로그램된 데이터 조합 D_set3:0이 0이라면 시그널경로 선택부(42)의 제1 내지 제4 엔모스형 트랜지스터(MN1, MN2, MN3, MN4)의 게이트로 인가되는 전압이 모두 로우 이므로 시그널입력단 In으로 인가되는 신호는 제1 내지 제5 지연부(40-1, 40-2, 40-3, 40-4, 40-5)를 모두 거쳐 출력되므로 딜레이 타임이 25ns가 된다.In addition, if the programmed data combination D_set3: 0 is 0, the voltages applied to the gates of the first to fourth NMOS transistors MN1, MN2, MN3, and MN4 of the signal path selector 42 are low. Since the signal applied to In is output through all of the first to fifth delay units 40-1, 40-2, 40-3, 40-4, and 40-5, the delay time is 25 ns.

이상에서 살펴본 바와 같이, 사용자가 변경된 외부조건에 적합하도록 선택적으로 프로그램하여 입력시그널의 딜레이 타임을 조절하므로써 회로를 변경하여 제품을 다시 제작할 필요없이 안정적으로 회로를 동작할 수가 있는 것이다.As described above, the user can selectively program the program according to the changed external condition to adjust the delay time of the input signal so that the circuit can be stably operated without having to change the circuit and manufacture the product again.

이상에서 살펴본 바와 같이, 본 고안에 따른 딜레이타임 제어장치는 공정, 전압 및 외부온도 변화 등 회로설계 이후의 조건변화에 대하여 가변적으로 딜레이를 최적의 상태로 조정가능하므로 안정적인 회로동작을 구현할 수가 있으며, 제품제작을 다시 할 필요가 없어 경제적, 시간적인 손실을 덜어주는 효과가 있다.As described above, the delay time control apparatus according to the present invention can realize a stable circuit operation because the delay can be variably adjusted to an optimal state in response to changes in conditions after circuit design such as process, voltage, and external temperature change, There is no need to remake the product, which saves economic and time loss.

본 고안은 정확한 딜레이 타임을 필요로하는 반도체 회로설계시 적용가능하다.The present invention is applicable to the design of semiconductor circuits that require accurate delay time.

본 고안의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 실용신안등록청구의 범위에 개시된 본 고안의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention are for the purpose of illustration and various modifications, changes, substitutions and additions will be possible to those skilled in the art through the spirit and scope of the present invention as set forth in the appended claims.

Claims

A program register for programming a plurality of input data together;

Data storage means connected to the program register output terminal and receiving program data by a power-on reset signal that is active for a predetermined time, and latching the program data by the inactive power-on reset signal and holding the program data at the latch output terminal;

Signal delay means for outputting a plurality of delay units in series by delaying an input signal for a predetermined time;

One terminal is connected to the input signal receiving terminal and each delay unit output terminal, and the other terminal is connected to the terminal delay terminal input terminal in common, and is turned on / off by the program data output from the data storage means to change the signal path. And a signal path selecting means for adjusting a delay time of an input signal.

The method of claim 1,

And the program register is provided using a pull-up or pull-down register.

The method of claim 1,

And the data storing means is provided using a latch circuit.

The method of claim 1,

And the signal path selecting means comprises a plurality of MOS transistors.

The method according to claim 1 or 3,

And the signal path selecting means comprises a plurality of NMOS transistors.