KR100374547B1 - Data output buffer circuit - Google Patents

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Abstract

PURPOSE: A data output buffer circuit is provided to reduce the peak current and prevent a floating phenomenon in a data transition process by adding only MOS transistors. CONSTITUTION: A data output buffer circuit includes the first to the sixth NMOS transistors(NM51-NM56) to generate output data of a supply voltage level by input data of the first and the second inverters(I51,I52) and inverse input data of the third and the fourth inverters(I53,I54). The data output buffer circuit includes the seventh and the eighth NMOS transistors(NM57,NM58), the ninth and the tenth NMOS transistors(NM59,NM60), and the first and the second transmission gates(TR51,TR52). The seventh and the eighth NMOS transistors are used for delaying the input data to turn on the third and the fifth NMOS transistors. The ninth and the tenth NMOS transistors are used for delaying the input data to turn on the fourth and the sixth NMOS transistors. The first and the second transmission gates are used for transmitting the output data of the second and the fourth inverters to gates of the third and the fifth NMOS transistors and the fourth and the sixth NMOS transistors.

Description

데이타 출력버퍼 회로Data output buffer circuit

본 발명은 데이타 출력버퍼의 설계기술에 관한 것으로, 특히 회로 구성을 간단히 하면서도 안정된 상태로 동작되도록 하고, 레이아웃 면적을 줄이는데 적당하도록한 데이타 출력버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the design technology of data output buffers, and more particularly, to a data output buffer circuit adapted to simplify a circuit configuration and to operate in a stable state and to reduce a layout area.

제1도는 일반적인 데이타 출력버퍼의 회로도로서 이의 작용을 설명하면 다음과 같다.1 is a circuit diagram of a general data output buffer.

출력데이타(DOUT)를 "하이"로 전이시키기 위해서는 출력하고자 하는 데이타의 실제값 즉, 입력데이타(DOT)를 "하이"로 공급하고, 이와 함께 그 입력데이타(DOT)의 반전입력데이타(DOB)를 공급하게 된다.In order to shift the output data DOUT to "high", the actual value of the data to be output, that is, the input data DOT, is supplied as "high", and together with the inverted input data DOB of the input data DOT. Will be supplied.

이에 따라 상기 입력데이타(DOT)가 인버터(11),(12)를 순차적으로 통한 후 엔모스(NM1-NM3)의 게이트에 공통으로 공급되어 그들이 각기 온되고, 이때, 상기 반전입력데이타(DOB)가 인버터(13)(14)를 순차적으로 통한 후 엔모스(NM4-NM6)의 게이트에 공통으로 공급되어 그들이 모두 오프된다.Accordingly, the input data DOT is sequentially supplied through the inverters 11 and 12 to the gates of the NMOSs NM1 to NM3 so that they are turned on, respectively. In this case, the inverting input data DOB Are sequentially supplied through the inverters 13 and 14 to the gates of the NMOSs NM4-NM6 so that they are all turned off.

이에 따라 전원단자전압(Vcc)이 상기 엔모스(NM1-NM3)를 각기 통해 출력단으로 공급되어 출력데이타(DOUT)가 "하이"로 전이된다. 여기에는 출력데이타(DOUT)를 전원단자전압(Vcc)의 레벨로 끌어올리기 위한 부트스트랩회로가 포함되어 있다.Accordingly, the power supply terminal voltage Vcc is supplied to the output terminals through the NMOSs NM1 to NM3, respectively, and the output data DOUT is transitioned to "high". This includes a bootstrap circuit for raising the output data DOUT to the level of the power supply terminal voltage Vcc.

그런데, 제2도의 (가)에서와 같이 상기 출력데이타(DOUT)가 "하이"로 전이되는 순간 출력단에 제2도의 (나)와 같이 갑자기 큰 피크전류가 흐르게 된다.However, as soon as the output data DOUT transitions to "high" as shown in FIG. 2A, a large peak current suddenly flows as shown in FIG. 2B.

제3도는 이와 같이 갑자기 큰 피크전류가 흐르는 것을 방지하기 위하여 제안된 것으로 이에 도시한 바와 같이, 인버터(15-18)와 노아게이트(NOR1),(NOR2)로 된 지연회로(31)를 엔모스(NM1-NM3)측에 추가하고, 이와 동일한 지연회로(32)를 엔모스(NM4-NM6)측에 추가하여 상기 입력데이타(DOT)와 반전입력데이타(DOB)가 이를 통해 지연되어 공급되게 함으로써 그들이 소정시간 간격으로 순차적으로 턴온되도록한 것이며, 이에 의해 피크치 전류가 제4도의 (나)에서와 같이 어느정도 완화된 상태로 나타나게 됨을 알 수 있다.FIG. 3 is proposed to prevent such a large peak current from flowing suddenly. As shown therein, the delay circuit 31 including the inverters 15-18 and the noar gates NOR1 and NOR2 is enMOSed. In addition to the (NM1-NM3) side, the same delay circuit 32 is added to the NMOS (NM4-NM6) side so that the input data DOT and the inverted input data DOB are delayed and supplied therethrough. It is shown that they are sequentially turned on at predetermined time intervals, whereby the peak current appears to be somewhat relaxed as shown in FIG. 4B.

그러나, 전자와 같은 종래의 데이타 출력버퍼회로에 있어서는 출력데이타를 "하이"로 전이시켜 주는데 있어서, 피크치전류가 순간적으로 급격히 흘러 전원단자 전압의 바운스에 의해 회로가 불안정하게 되는 결함이 있고, 후자와 같은 종래의 데이타 출력버퍼회로에 있어서는 피크치전류를 어느정도 감소시킬 수 있으나 회로가 복잡하여 제작공정상에 어려움이 있을 뿐더러 원가가 상승되는 결함이 있었다.However, in the conventional data output buffer circuit such as the former, there is a defect that the peak value current flows momentarily rapidly and the circuit becomes unstable due to the bounce of the power supply terminal voltage in transitioning the output data to "high". In the same conventional data output buffer circuit, the peak value current can be reduced to some extent, but the circuit is complicated, and the manufacturing process is difficult and the cost is increased.

따라서, 본 발명의 목적은 간단한 구성으로 피크치 전류를 줄일 수 있게 하고, 데이타 전이시 플로팅을 방지하며, 빠른 속도를 보장하는 데이타 출력버퍼 회로를 제공함에 있다.Accordingly, it is an object of the present invention to provide a data output buffer circuit which can reduce the peak current with a simple configuration, prevents floating during data transition, and ensures high speed.

제5도는 상기의 목적을 달성하기 위한 본 발명 데이타 출력버퍼 회로도로서 이에 도시한 바와 같이, 데이타 입력단자(DOT)를 인버터(151),(152)를 순차적으로 통해 엔모스(NM51)의 게이트에 접속하고, 데이타 반전입력단자(DOB)를 인버터(153),(154)를 순차적으로 통해 엔모스(NM52)의 게이트에 접속하며, 전원단자(Vcc)와 접지단자(Vss) 사이에 직렬접속된 엔모스(NM51,NM52),(NM53,NM54), (NM55,NM56)를 병렬접속하여 그 엔모스(NM51,NM53,NM55)의 소오스와 엔모스(NM52,NM54,NM55)의 드레인을 데이타 출력단자(DOUT)에 접속한 후, 상기 인버터(152)의 출력단을 드레인과 게이트가 공통접속된 엔모스(NM57)를 통해 상기 엔모스(NM53)의 게이트에 접속하고, 이 접속점을 드레인과 게이트가 공통접속된 엔모스(NM58)를 통해 상기 엔모스(NM55)의 게이트에 접속하며, 상기 인버터(151),(152)의 출력단을 전송게이트(TR51)의 제어단자(C1),()에 각기 접속하고, 상기 인버터(152)의 출력단을 그 전송게이트(TR51)를 통해 상기 엔모스(NM53),(NM55)의 게이트에 공통접속하고, 엔모스(NM59,NM6O) 및 전송게이트(TR52)를 상기 엔모스(NM57,NM58) 및 전송게이트(TR51)와 같이 출력단 엔모스(NM52,NM54,NM56)에 접속하여 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.FIG. 5 is a data output buffer circuit diagram of the present invention for achieving the above object. As shown therein, the data input terminal DOT is sequentially connected to the gate of the NMOS 51 through the inverters 151 and 152. The data inverting input terminal DOB is connected to the gate of the NMOS 52 through the inverters 153 and 154 sequentially, and is connected in series between the power supply terminal Vcc and the ground terminal Vss. NMOS (NM51, NM52), (NM53, NM54) and (NM55, NM56) are connected in parallel to output data of the source of NMOS (NM51, NM53, NM55) and drain of NMOS (NM52, NM54, NM55). After connecting to the terminal DOUT, the output terminal of the inverter 152 is connected to the gate of the NMOS 53 through an NMOS 57 having a common drain and gate connected thereto, and the connection point is connected to the drain and gate. It is connected to the gate of the NMOS N55 through a common connected NMOS NM58, and the output terminals of the inverters 151 and 152 are all transferred. A control terminal (C1) of the gate (TR51), ( ), And the output terminal of the inverter 152 is commonly connected to the gates of the NMOS NM53 and NM55 through the transfer gate TR51, and the NMOS 59, NM6O and the transfer gate (NM55). TR52 is connected to the output terminal NMOS (NM52, NM54, NM56) like NMOS (NM57, NM58) and transmission gate (TR51). The operation and effect of the present invention configured as described above will be described in detail as follows. same.

입출력패드측으로 공급되는 출력데이타(DOUT)를 "로우"에서 "하이"로 전이시키기 위해서는 출력하고자 하는 데이타의 실제값 즉, 입력데이타(DOT)를 "하이"로 공급하고, 이와 함께 그 입력데이타(DOT)의 반전입력데이타(DOB)를 공급하게 된다.In order to shift the output data DOUT supplied to the input / output pad side from "low" to "high", the actual value of the data to be output, that is, the input data DOT is supplied to "high", and the input data ( The inverting input data DOB of the DOT is supplied.

이때, 인버터(151)에서 출력되는 "로우"신호와 인버터(152)에서 출력되는 "하이"신호가 전송게이트(TR51)의 제어단자(C1),()에 각각 전달되어 그 전송게이트(TR51)가 오프상태에 있게 된다.At this time, the "low" signal output from the inverter 151 and the "high" signal output from the inverter 152 are controlled by the control terminal C1 of the transmission gate TR51, ( ), And the transfer gate TR51 is in the off state.

그러나, 엔모스(NM51)의 게이트에는 Vcc+2Vth의 전압이 공급되어 그가 턴온되고, 이에 의해 출력데이타(DOUT)가 "하이"레벨로 즉, 일정 레벨까지 즉각적으로 상승된다.However, the gate of the NMOS 51 is supplied with a voltage of Vcc + 2V th so that it is turned on, whereby the output data DOUT is immediately raised to the "high" level, that is, to a certain level.

이때, 상기 인버터(152)에서 출력되는 "하이"신호가 엔모스(NM57)을 통해 엔모스(NM53)의 게이트에 전달되는 과정에서 그 엔모스(NM57)에 의해 Vth만큼 하강된 후 그 엔모스(NM53)가 턴온되기 시작하고, 또한, 상기 인버터(152)에서 출력되는 "하이"신호가 엔모스(NM57),(NM58)을 통해 엔모스(NM55)의 게이트에 전달되는 과정에서 그 엔모스(NM57),(NM58)에 의해 2Vth만큼 하강된 후 그 엔모스(NM53)가 턴온되기 시작한다.At this time, the "high" signal output from the inverter 152 is lowered by V th by the NMOS 57 in the process of being transferred to the gate of the NMOS 53 through the NMOS 57, and then the N The MOS NM53 starts to turn on, and in addition, the "high" signal output from the inverter 152 is transmitted to the gate of the NMOS 55 through the NMOS 57 and NM58. After being lowered by 2V th by Moss NM57 and NM58, the NMOS 53 begins to turn on.

이와 동시에 접지단에 접속된 엔모스(NM52),(NM54),(NM56)도 전송게이트(TR52), 엔모스(NM59),(NM60)에 의해 상기 엔모스(NM51),(NM53),(NM55)와 상응되는 타이밍으로 턴온프된다.At the same time, the NMOS (NM52), (NM54), and (NM56) connected to the ground terminal are connected by the transfer gate (TR52), NMOS (59), (NM60), and the NMOS (NM51), (NM53), ( Turn on at a timing corresponding to NM55).

결국, 이와 같은 과정을 통해 상기 엔모스(NM51),(NM53),(NM55) 및 엔모스(NM52),(NM54),(NM56)가 마치 지연회로를 사용한 경우와 같이 순차적으로 동작하게 되므로 순간적인 피크전류가 저감 및 완화되고, 전원단자 및 그라운드전원에 의해 바운스 현상을 줄일 수 있게 되는 것이다.As a result, the NMOS 51, NM53, NM55, and NM52, NM54, NM56 operate sequentially as if a delay circuit is used. The peak current is reduced and mitigated, and the bounce phenomenon can be reduced by the power supply terminal and the ground power supply.

한편, 상기 출력데이타(DOUT)를 상기와 반대로 "하이"에서 "로우"로 전이시키기 위해서는 출력하고자 하는 데이타의 실제값 즉, 입력데이타(DOT)를 "로우"로 공급하고, 이와 함께 그 입력데이타(DOT)의 반전입력데이타(DOB)를 공급하게 된다.On the other hand, in order to shift the output data DOUT from "high" to "low" in contrast to the above, the actual value of the data to be output, that is, the input data DOT is supplied as "low", and the input data together with the input data. The inverting input data DOB of DOT is supplied.

이때, 상기 인버터(151)에서 출력되는 "하이"신호와 인버터(152)에서 출력되는 "로우"신호가 전송게이트(TR51)의 제어단자(C1),()에 각각 전달되어 그 전송게이트(TR51)가 즉시 턴온되고, 이에 의해 상기 엔모스(NM53),(NM55)의 게이트 노드가 즉시 "로우"레벨로 하강되므로 그 게이트 노드가 플로팅되는 현상이 방지된다.At this time, the "high" signal output from the inverter 151 and the "low" signal output from the inverter 152 are the control terminals C1 of the transmission gate TR51, ( ), The transfer gate TR51 is turned on immediately, and the gate nodes of the NMOS 53 and NM55 are immediately lowered to the "low" level, thereby preventing the gate node from floating. .

또한, 이때, 접지단에 접속된 엔모스(NM52),(NM54),(NM56)도 전송게이트(TR52), 엔모스(NM59),(NM60)에 의해 상기 엔모스(NM51),(NM53),(NM55)와 상응되는 타이밍으로 턴온된다.At this time, the NMOS (NM52), (NM54) and (NM56) connected to the ground terminal are also connected to the NMOS (NM51) and (NM53) by the transfer gate (TR52), NMOS (59) and (NM60). Is turned on at a timing corresponding to NM55.

한편, 제6도는 본 발명의 다른 실시예를 보인 회로도로서 이는 출력단 엔모스트랜지스터의 플로팅 현상을 방지하기 위하여 제5도에서와 같이 전송게이트를 사용하지 않고, 대신 출력단 엔모스(NM53),(NM55)의 게이트측에 엔모스(NM61),(NM62)를 각각 접속하여 인버터(151)의 출력신호를 게이트신호로 공급받도록 하고, 출력단 엔모스(NM54),(NM56)의 게이트측에 엔모스(NM63),(NM64)를 각각 접속하여 인버터(153)의 출력신호를 게이트신호로 공급받도록 하였다.FIG. 6 is a circuit diagram showing another embodiment of the present invention, which does not use a transfer gate as in FIG. 5 to prevent floating of the output stage enMOS transistor, and instead, output stage NMOS 53 and NM55. NM61 and NM62 are respectively connected to the gate side of the gate to receive the output signal of the inverter 151 as a gate signal, and the NMOS (NM54) to the gate side of the output terminals NMOS54 and NM56. NM63 and NM64 were connected to each other so that the output signal of the inverter 153 was supplied as a gate signal.

이상에서 상세히 설명한 바와 같이, 본 발명은 단지 몇개의 모스트랜지스터를 추가하여 출력단 모스트랜지스터가 소정 시간 간격을 두고 순차적으로 턴온,턴오프 되도록 하고, 전송게이트를 이용하여 출력단 모스트렌지스터 게이터의 플로팅 현상을 방지할 수 있게 함으로써 그다지 원가를 상승시키지 않고 안정된 상태를 보장할 수 있는 효과가 있으며, 그 전송게이트에 의해 "로우"로의 빠른 전환을 보장할 수 있는 효과가 있다.As described in detail above, the present invention adds only a few MOS transistors so that the output stage MOS transistors are sequentially turned on and off at predetermined time intervals, and the floating gate prevents floating phenomena of the output stage MOS transistors. By doing so, there is an effect of ensuring a stable state without increasing the cost, and an effect of ensuring a quick transition to "low" by the transfer gate.

제1도는 일반적인 데이타 출력버퍼 회로도.1 is a general data output buffer circuit diagram.

제2도의 (가)는 제1도에서 출력데이타의 파형도.2A is a waveform diagram of output data in FIG.

(나)는 제1도에서 피크치 전류 파형도.(B) is a peak current waveform diagram in FIG.

제3도는 일반적인 데이타 출력버퍼의 다른 회로도.3 is another circuit diagram of a general data output buffer.

제4도의 (가)는 제3도에서 출력데이타의 파형도.4A is a waveform diagram of output data in FIG.

(나)는 제4도에서 피크치 전류 파형도.(B) is a peak current waveform diagram in FIG.

제5도는 본 발명의 데이타 출력버피 회로도.5 is a data output buffer circuit diagram of the present invention.

제6도는 본 발명의 다른 실시예를 보인 데이타 출력버퍼 회로도.6 is a data output buffer circuit diagram showing another embodiment of the present invention.

*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***

NM51-NM6O : 엔모스 TR51,TR52 : 전송게이트NM51-NM6O: NMOS TR51, TR52: Transmission Gate

151-154 : 인버터151-154: Inverter

Claims (2)

인버터(151,152)를 통해 공급되는 입력데이타(DOT)와 인버터(153,154)를 통해 공급되는 반전입력데이타(DOB)에 의해 전원단자전압(Vcc) 수준의 출력데이타(DOUT)를 발생하기 위해 엔모스(NM51-NM56)를 구비하여 구성된 데이타 출력버퍼 회로에 있어서, 전원단자측에 접속된 상기 엔모스(NM53),(NM55)를 순차적으로 턴온시키기 위해, 입력데이타(DOT)를 지연출력하는 엔모스(NM57),(NM58)와; 접지단자측에 접속된 상기 엔모스(NM54),(NM56)를 순차적으로 턴온시키기 위해, 입력데이타(DOT)를 지연출력하는 엔모스(NM59),(NM60)와; 출력데이타(DOUT)가 전이될 때 출력단 엔모스(NM53,NM55),(NM54,NM56)의 게이트가 플로팅되는 것을 방지하기 위하여 상기 인버터(152),(154)의 출력데이타를 그 엔모스(NM53,NM55),(NM54,NM56)의 게이트에 각기 전달하는 전송게이트(TR51),(TR52)를 포함하여 구성한 것을 특징으로 하는 데이타 출력버퍼 회로.The input data DOT supplied through the inverters 151 and 152 and the inverted input data DOB supplied through the inverters 153 and 154 are used to generate an output data DOUT at the level of the power terminal voltage Vcc. In the data output buffer circuit provided with the NM51-NM56, an NMOS for delaying the input data DOT in order to sequentially turn on the NMOS 53 and NM55 connected to the power supply terminal side. NM57), (NM58); NMOS (NM59) and (NM60) for delaying output of input data (DOT) to sequentially turn on the NMOS (54) and NM56 (NM54) connected to the ground terminal side; In order to prevent the gates of the output terminals NM53, NM55 and NM54, NM56 from floating when the output data DOUT is transitioned, the output data of the inverters 152, 154 is converted to the NMOS 53 And NM55) and a transfer gate (TR51) and (TR52) which are respectively transmitted to the gates of (NM54, NM56). 제1항에 있어서, 출력데이타(DOUT)가 전이될때 출력단 엔모스(NM53,NM55),(NM54,NM56)의 게이트가 플로팅되는 것을 방지하기 위하여 그 엔모스(NM53,NM55),(NM54,NM56)의 게이트에 접속되는 엔모스(NM61, NM62), (NM63, NM64)를 더 포함시켜 구성한 것을 특징으로 하는 데이타 출력버퍼 회로.The NMOS transistors (NM53, NM55) and (NM54, NM56) according to claim 1, to prevent the gates of the output terminals NM53, NM55 and NM54, NM56 from floating when the output data DOUT is transitioned. And an NMOS (NM61, NM62) and (NM63, NM64) further connected to the gate of the data output buffer circuit.
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