KR100400028B1 - Power semiconductor device having a chip-on-chip structure - Google Patents
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Abstract
스위칭 소자로서의 전력용 반도체 칩과, 제어용 집적회로 칩이 상하로 쌓인 칩-온-칩(COC: Chip-On-Chip) 구조의 전력용 반도체 소자에 관해 개시한다. 본 발명은 상기 전력용 반도체 칩의 최상부에 패시베이션층을 별도로 형성하지 않음으로써 제조원가를 절감하고, 전력용 반도체 소자의 전체적인 신뢰도를 개선시킨다. 또한, 상기 제어용 집적회로 칩을 상기 전력용 반도체 칩 위에 접착할 때에 사용하는 절연접착층 내부에 균일한 크기를 갖는 알갱이(bead)를 집어넣어서 제어용 집적회로 칩이 기울어진 상태로 접착되는 것을 방지하고, 상기 알갱이의 크기를 일정한 범위내에서 균일하게 조절함으로써 전력용 반도체 칩과 제어용 집적회로 칩사이의 절연내압의 크기를 조절할 수 있다.A power semiconductor device having a chip-on-chip (COC) structure in which a power semiconductor chip as a switching element and a control integrated circuit chip are stacked up and down. According to the present invention, a passivation layer is not formed on top of the power semiconductor chip, thereby reducing manufacturing cost and improving overall reliability of the power semiconductor device. In addition, by inserting a bead having a uniform size inside the insulating adhesive layer used for bonding the control integrated circuit chip on the power semiconductor chip, to prevent the control integrated circuit chip is bonded in an inclined state, By controlling the size of the grains uniformly within a certain range, it is possible to control the magnitude of the breakdown voltage between the power semiconductor chip and the control integrated circuit chip.
Description
본 발명은 전력용 반도체 소자에 관한 것으로, 더욱 상세하게는 칩-온-칩 구조의 전력용 반도체 패키지에 관한 것이다.The present invention relates to a power semiconductor device, and more particularly to a power semiconductor package of a chip-on-chip structure.
전력소자에 있어서 SPS(Smart Power Switching) 제품은 스위칭 기능을 수행하는 전력용 반도체 칩, 즉 센스 FET(Field Effect Transistor)와, 제어용 집적회로 칩(IC Chip)으로 이루어진다. 따라서, SPS 제품을 패키징(packaging) 할 때에는 하나의 반도체 패키지 내부에 2개의 반도체 칩이 동시에 탑재된다.Smart power switching (SPS) products in power devices are composed of a power semiconductor chip that performs a switching function, that is, a field effect transistor (FET) and a control integrated circuit chip (IC chip). Therefore, when packaging an SPS product, two semiconductor chips are simultaneously mounted in one semiconductor package.
이때, 두 개의 칩을 반도체 패키지 내부에 탑재하는 방법은, 두 개의 칩을 수평 배열하여 패키징 하는 방법과, 하나의 반도체 칩위에 다른 반도체 칩을 쌓아 수직으로 탑재하는 방법, 즉 칩-온-칩(COC: Chip On Chip) 구조로 패키징하는 방법이 현재까지 알려져 있다. 미합중국에 2000년 8월 22일에 IXYS Corporation에 의해 특허 등록된 US 6,107,674호(title: Isolated multi-chip device)에는 이러한 칩-온-칩 구조의 반도체 패키지가 소개되고 있다.In this case, a method of mounting two chips in a semiconductor package includes a method of horizontally arranging two chips and packaging them, and stacking other semiconductor chips vertically on one semiconductor chip, that is, chip-on-chip ( A method of packaging in a chip on chip (COC) structure is known to date. This chip-on-chip structure semiconductor package is introduced in US 6,107,674 (title: Isolated multi-chip device), which is patented by IXYS Corporation on August 22, 2000 in the United States.
도 1은 종래 기술에 의한 칩-온-칩(COC) 구조의 전력용 반도체 패키지를 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a power semiconductor package having a chip-on-chip (COC) structure according to the prior art.
도 1을 참조하면, 종래 기술에 의한 칩-온-칩 구조의 전력용 반도체 패키지는, 기저부에 있는 ① 전력용 반도체 칩(10)과, ② 상기 전력용 반도체 칩(10) 상부에 형성된 패시베이션층(passivation layer, 12)와, ③ 상기 패시베이션층(12)위에 형성되고 재질이 폴리이미드(polyimide)이며 두께가 1㎛ 이상인 갈바닉 절연층(Galvanic isolation layer, 14) 및 ④ 상기 갈바닉 절연층(14) 위에 접착된 형태로 탑재되는 제어용 집적회로 칩(16)으로 이루어진다.Referring to FIG. 1, a power semiconductor package having a chip-on-chip structure according to the prior art includes a power semiconductor chip 10 at a base and a passivation layer formed on the power semiconductor chip 10. a passivation layer 12, a galvanic isolation layer 14 formed on the passivation layer 12, a material of polyimide, and having a thickness of 1 µm or more, and the galvanic insulation layer 14; It consists of a control integrated circuit chip 16 mounted in a glued form.
그러나, 종래 기술에 의한 칩-온-칩(COC) 구조의 전력용 반도체 패키지는 크기의 소형화는 달성하였으나, 신뢰도를 더욱 더 개선해야 하는 점이나, 제조원가를 낮추어야 하는 점에서 아직 개선해야 할 점들을 지니고 있다.However, the power semiconductor package of the chip-on-chip (COC) structure according to the prior art has achieved miniaturization in size, but still has to be improved in terms of reliability and lower manufacturing costs. I have it.
본 발명이 이루고자 하는 기술적 과제는 반도체 크기의 소형화를 달성함과 동시에 신뢰도를 개선하고, 제조원가를 낮출 수 있는 칩-온-칩 구조의 전력용 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a power semiconductor device having a chip-on-chip structure that can achieve miniaturization of semiconductor size, improve reliability, and reduce manufacturing costs.
도 1은 종래 기술에 의한 칩-온-칩 구조의 전력용 반도체 소자를 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a power semiconductor device having a chip-on-chip structure according to the prior art.
도 2는 본 발명의 제1 실시예에 의한 칩-온-칩 구조의 전력용 반도체 소자를 설명하기 위해 도시한 단면도이다.2 is a cross-sectional view illustrating a power semiconductor device having a chip-on-chip structure according to a first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 의한 칩-온-칩 구조의 전력용 반도체 소자를 설명하기 위해 도시한 단면도이다.3 is a cross-sectional view illustrating a power semiconductor device having a chip-on-chip structure according to a second embodiment of the present invention.
도 4는 도 3의 A부분에서 발생할 수 있는 문제점을 설명하기 위해 도시한 확대 단면도이다.4 is an enlarged cross-sectional view illustrating a problem that may occur in the portion A of FIG. 3.
도 5는 본 발명의 제2 실시예에 의한 도 3의 A 부분에 대한 확대 단면도이다.5 is an enlarged cross-sectional view of a portion A of FIG. 3 according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 전력용 반도체 칩, 102A: 절연접착층(폴리이미드 테이프);100: power semiconductor chip, 102A: insulating adhesive layer (polyimide tape);
102B: 절연접착층(액상 에폭시), 104: 제어용 집적회로 칩,102B: insulating adhesive layer (liquid epoxy), 104: control integrated circuit chip,
106: 도전성 접착제, 108: 리드프레임,106: conductive adhesive, 108: leadframe,
110: 알갱이(bead).110: bead.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 패키지 제조에 사용되는 리드프레임(leadframe)과, 상기 리드프레임의 칩 패드(chip pad) 위에 도전성 접착제를 사용하여 부착되며 최상부에 패시베이션층(passivation layer)을 포함하지 않는 형태이며 스위칭 기능을 수행하는 전력용 반도체 칩(power semiconductor device)과, 상기 전력용 반도체 칩 위의 일정영역을 덮는 절연접착층과, 상기 절연접착층 위에 부착되는 제어용 집적회로 칩을 구비하는 것을 특징으로 하는 칩-온-칩 구조의 전력용 반도체 소자를 제공한다.In order to achieve the above technical problem, the present invention provides a leadframe used for manufacturing a semiconductor package and a passivation layer attached to the top of the leadframe using a conductive adhesive. And a power semiconductor device for performing a switching function, an insulating adhesive layer covering a predetermined region on the power semiconductor chip, and a control integrated circuit chip attached to the insulating adhesive layer. Provided is a power semiconductor device having a chip-on-chip structure.
본 발명의 바람직한 실시예에 의하면, 상기 절연접착층은 폴리이미드 테이프이거나, 열경화성 액상 에폭시(liquid epoxy)를 사용할 수 있다.According to a preferred embodiment of the present invention, the insulating adhesive layer may be a polyimide tape, or a thermosetting liquid epoxy may be used.
바람직하게는, 상기 절연접착층이 열경화성 액상 에폭시인 경우에, 제어용 집적회로 칩을 탑재할 때에 평탄도를 개선하고, 절연내압을 높이기 위한 알갱이(bead)를 열경화성 액상 에폭시 내부에 포함하고 있는 것이 적합하다.Preferably, in the case where the insulating adhesive layer is a thermosetting liquid epoxy, it is suitable to include a bead in the thermosetting liquid epoxy to improve the flatness and to increase the dielectric breakdown voltage when mounting the control integrated circuit chip. .
본 발명에 따르면, 전력용 반도체 칩에 패시베이션층을 별도로 형성하지 않음으로써 제조원가를 절감하고, 제품 신뢰도를 높일 수 있으며, 또한 제어용 집적회로 칩을 탑재할 때에 사용하는 열경화성 액상 에폭시 형태의 절연접착층에 알갱이를 집어넣어, 제어용 집적회로 칩을 탑재할 때에 발생할 수 있는 다이 기움 결함(Die Tilt defect)을 방지하고, 전력용 반도체 칩과 제어용 집적회로 칩사이의 절연내압을 높이면서 이를 효과적으로 조절할 수 있다.According to the present invention, since the passivation layer is not separately formed on the power semiconductor chip, manufacturing cost can be reduced, product reliability can be increased, and granules are formed on the thermosetting liquid epoxy insulating insulating layer used when mounting the control integrated circuit chip. In order to prevent die tilt defects that may occur when mounting a control integrated circuit chip, the dielectric breakdown between the power semiconductor chip and the control integrated circuit chip can be effectively controlled.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments disclosed in the following detailed description are not meant to limit the present invention, but to those skilled in the art to which the present invention pertains, the disclosure of the present invention may be completed in a form that can be implemented. It is provided to inform the category.
도 2는 본 발명의 제1 실시예에 의한 칩-온-칩(COC) 구조의 전력용 반도체 소자를 설명하기 위해 도시한 단면도이고, 도 3은 본 발명의 제2 실시예에 의한 칩-온-칩 구조의 전력용 반도체 소자를 설명하기 위해 도시한 단면도이다.2 is a cross-sectional view illustrating a power semiconductor device having a chip-on-chip (COC) structure according to a first embodiment of the present invention, and FIG. 3 is a chip-on according to a second embodiment of the present invention. -It is sectional drawing shown in order to demonstrate the power semiconductor element of a chip structure.
도 2 및 도 3을 참조하면, 본 발명에 의한 칩-온-칩 구조의 전력용 반도체 소자는, ① 반도체 패키지에 제조에 사용되는 리드프레임(108)과, ② 상기 리드프레임(108)의 칩 패드(chip pad) 위에 도전성 접착제(106)를 사용하여 부착되고,최상부에 패시베이션층(passivation layer)을 포함하지 않는 형태이며, 스위칭 기능을 수행하는 전력용 반도체 칩(100)과, 상기 전력용 반도체 칩(100) 위의 일정영역을 덮는 절연접착층(102A 또는 102B)과, 상기 절연접착층(102A 또는 102B) 위에 부착되는 제어용 집적회로 칩(104)으로 이루어진다.2 and 3, the power semiconductor device of the chip-on-chip structure according to the present invention includes a lead frame 108 used for manufacturing a semiconductor package and a chip of the lead frame 108. A power semiconductor chip 100 attached to a pad by using a conductive adhesive 106 and not including a passivation layer at the top thereof, and performing a switching function, and the power semiconductor. An insulating adhesive layer 102A or 102B covering a predetermined region on the chip 100 and a control integrated circuit chip 104 attached to the insulating adhesive layer 102A or 102B.
상기 도 2의 제1 실시예는, 상기 절연접착층(102A)으로 약 80∼100㎛ 두께의 폴리이미드 테이프를 사용한 경우이다. 그리고 도 3의 제2 실시예는, 상기 절연접착층(102B)으로 열경화성의 액상 에폭시를 사용한 경우이다. 상기 도전성 접착제(106)로는 솔더(solder)를 사용하는 것이 바람직하고, 상기 전력용 반도체 칩(100) 위의 일정영역을 덮는 절연접착층(102A,102B)에서 일정영역이란, 상기 전력용 반도체 칩의 상부 표면보다는 작고, 제어용 집적회로 칩(104)의 하부 표면보다는 큰 면적을 의미한다.In the first embodiment of FIG. 2, a polyimide tape having a thickness of about 80 to 100 μm is used as the insulating adhesive layer 102A. 3 shows a case where a thermosetting liquid epoxy is used as the insulating adhesive layer 102B. It is preferable to use a solder as the conductive adhesive 106. In the insulating adhesive layers 102A and 102B covering a predetermined area on the power semiconductor chip 100, a predetermined area is defined as that of the power semiconductor chip. It means smaller area than the upper surface and larger area than the lower surface of the control integrated circuit chip 104.
상술한 본 발명에 의한 칩-온-칩 구조의 전력용 반도체 칩의 구성중에서 패시베이션층(passivation layer)이 없는 전력용 반도체 칩(100)의 구조는 본 발명의 목적인 제품의 신뢰성 개선과 제조원가를 낮추는데 커다란 기여를 한다.The structure of the power semiconductor chip 100 without a passivation layer in the above-described configuration of the power semiconductor chip of the chip-on-chip structure according to the present invention is to improve the reliability and lower the manufacturing cost of the product which is the object of the present invention. Make a big contribution
즉, 온도적응검사(temperature Cycle test) 및 고온 압력 검사(Pressure Cooker test)와 같은 신뢰도 검사를 수행하면, 종래 기술과 같이 패시베이션층을 포함하는 전력용 반도체 소자의 경우, 패시베이션층이 크랙(crack) 유발되어 불량이 발생한다. 그리고 125℃의 고온에서 본래 정격 전압의 80%에 해당하는 역방향 바이어스 전압을 전력용 반도체 칩의 콜렉터(collector)와 에미터(Emitter) 사이에 일정시간 인가하는 신뢰도 검사를 진행하면, 종래 기술과 같이 패시베이션층을 포함하는 전력용 반도체 소자의 경우, 트랜지스터의 특성 중 브랙다운 전압(Breakdown Voltage)의 파형에서 불량이 발생하였다.That is, when reliability tests such as a temperature cycle test and a pressure cooker test are performed, in the case of a power semiconductor device including a passivation layer as in the prior art, the passivation layer is cracked. It is caused and a defect occurs. Then, if the reliability test is applied for a predetermined time between the collector and the emitter of the power semiconductor chip at a high temperature of 125 ° C., which is 80% of the original rated voltage, the reliability test is performed as in the prior art. In the case of a power semiconductor device including a passivation layer, a defect occurs in a waveform of a breakdown voltage among characteristics of a transistor.
이어서, 패시베이션층을 포함하는 전력용 반도체 소자와 포함하는 않는 전력용 반도체 소자의 신뢰도 검사 결과에 대하여 설명하기로 한다.Next, the reliability test results of the power semiconductor device including the passivation layer and the power semiconductor device not included will be described.
먼저 온도적응 검사의 결과에 대하여 상세히 설명하면, 본 발명과 같이 패시베이션층이 없는 전력용 반도체 칩을 사용하여 칩-온-칩 구조의 전력용 반도체 소자를 만들고, 종래 기술과 같이 패시베이션층을 포함하는 전력용 반도체 칩을 사용하여 칩-온-칩 구조의 전력용 반도체 소자를 만든다.First, the results of the temperature adaptation test will be described in detail. A power semiconductor device having a chip-on-chip structure is made by using a power semiconductor chip without a passivation layer as in the present invention, and includes a passivation layer as in the prior art. A power semiconductor chip is used to make a power semiconductor device having a chip-on-chip structure.
그 후, 일정량의 샘플을 취하여 -65℃와 150℃ 온도환경을 일정시간 동안 인가하는 것을 하나의 사이클(cycle)로 설정하여, 동일한 조건하에서 종래 기술에 의한 전력용 반도체 소자와 본 발명에 의한 전력용 반도체 소자에 100, 200, 500 사이클을 반복시켰다. 이어서 상기 온도변화로 인한 기능상의 결함 발생 여부를 전기적 검사(electrical test)를 통하여 확인하였다.Thereafter, a predetermined amount of samples were taken and the application of the -65 ° C and 150 ° C temperature environment for a predetermined time was set as one cycle, and the power semiconductor device according to the prior art and the power according to the present invention under the same conditions. 100, 200 and 500 cycles were repeated in the semiconductor element for a device. Subsequently, whether or not a functional defect occurred due to the temperature change was confirmed through an electrical test.
결과로서, 종래 기술에 의한 패시베이션층을 포함하는 전력용 반도체 소자의 경우에는 100 사이클인 경우에는 50개의 샘플중 한 개의 불량(reject)도 나오지 않았고, 200 사이클인 경우에는 50개의 샘플 중 1개의 불량이 발생하였고, 500 사이클인 경우에는 49개의 샘플 중에서 6개의 결함이 발생되어 불량 발생률이 약 12%를 나타내었다.As a result, in the case of the power semiconductor device including the passivation layer according to the prior art, no reject of one of the 50 samples at 100 cycles, and one of the 50 samples at 200 cycles In the case of 500 cycles, 6 defects were generated in 49 samples, indicating a defective rate of about 12%.
그러나 본 발명과 같이 패시베이션층이 형성되지 않는 전력용 반도체 소자의 경우에는 100 사이클에서 250개의 샘플중 하나의 불량도 나오지 않았고, 200 사이클의 경우에도 250개의 샘플중 하나의 불량도 나오지 않았으며, 500 사이클의 경우에는 50개의 샘플중에서 4개의 불량이 발생하여 불량 발생률이 8%로서 종래기술에 의한 것보다 불량발생률이 현저하게 떨어졌다.However, in the case of the power semiconductor device in which the passivation layer is not formed as in the present invention, one defect of 250 samples did not come out at 100 cycles, and the defect of one 250 samples did not come out even at 200 cycles. In the case of the cycle, four defects occurred among the 50 samples, and the incidence rate was 8%, which was significantly lower than that of the prior art.
이어서, 고온 압력 검사(Pressure Cooker test)의 결과에 대하여 설명한다. 검사방법은, 종래 기술에 의한 전력용 반도체 소자와 본 발명에 의한 전력용 반도체 소자중 양품의 샘플을 일정량 수집하여, 상대습도(Relative Humidity) 100%, 온도 121℃, 압력 15 PSI(Pound per Square Inch)의 쿠커(Cooker)에 넣고 48, 96, 168시간 동안 열악한 환경에 놓아둔다. 그 후 전기적 검사(electrical test)를 진행하여 고온의 압력조건에서 불량품의 발생 여부를 점검하였다.Next, the result of a high pressure cooker test is demonstrated. The inspection method collects a certain amount of good samples of the power semiconductor device according to the prior art and the power semiconductor device according to the present invention, 100% relative humidity (Relative Humidity), temperature 121 ℃, pressure 15 PSI (Pound per Square) Inch's Cooker and placed in a harsh environment for 48, 96, and 168 hours. After that, an electrical test was conducted to check whether or not a defective product was generated under high pressure conditions.
결과로서, 종래 기술에 의한 샘플이나 본 발명에 의한 샘플에서 불량이 하나도 발생되지 않았다.As a result, no defect occurred in the sample according to the prior art or the sample according to the present invention.
마지막으로, 역방향 바이어스 전압을 300시간 동안 인가하고, 브랙다운 전압 (breakdown voltage) 특성을 검사하는 신뢰도 검사에서는, 종래 기술에 의한 전력용 반도체 소자인 경우에는 76개의 샘플중 6개의 불량이 발생하여 7.8%의 불량률을 나타낸 반면에, 본 발명에 의한 전력용 반도체 소자인 경우에는 76개의 샘플중에서 하나의 불량도 나타나지 않아 신뢰도 특성이 현저하게 개선됨이 확인되었다.Lastly, in the reliability test in which the reverse bias voltage is applied for 300 hours and the breakdown voltage characteristic is checked, in the case of the power semiconductor device according to the prior art, 6 defects out of 76 samples are generated, causing 7.8 On the other hand, in the case of the power semiconductor device according to the present invention, a failure rate of% was not observed, and it was confirmed that one of the 76 samples did not appear and reliability characteristics were remarkably improved.
상술한 신뢰성 검사 결과를 종합하여 볼 때, 본 발명에 의한 전력용 반도체 소자가 종래 기술에 의한 전력용 반도체 소자보다 신뢰도 특성이 현저히 개선된 것을 알 수 있다. 본 발명에 의한 전력용 반도체 소자는 상술한 신뢰도 개선 효과 외에 전력용 반도체 칩(100)에 별도의 패시베이션층을 형성하는 공정을 생략할 수있기 때문에 제조원가를 절감하고 공정단순화를 할 수 있는 부가적인 효과가 발생한다.In view of the above reliability test results, it can be seen that the power semiconductor device according to the present invention has significantly improved reliability characteristics than the power semiconductor device according to the prior art. In addition to the reliability improvement effect described above, the power semiconductor device according to the present invention can omit the process of forming a separate passivation layer on the power semiconductor chip 100, thereby reducing the manufacturing cost and simplifying the process. Occurs.
도 4는 도 3의 A부분에서 발생할 수 있는 문제점을 설명하기 위해 도시한 확대 단면도이다.4 is an enlarged cross-sectional view illustrating a problem that may occur in the portion A of FIG. 3.
도 4를 참조하면, 도 2와 같이 절연접착층(102A)이 폴리이미드 테이프인 경우에는 상기 제어용 집적회로 칩(104)을 상기 전력용 반도체 칩(100) 위에 접착할 때에 제어용 집적회로 칩(104)이 비스듬히 기울지는 결함이 발생하지 않는다. 그러나, 도3의 제2 실시예와 같이 열경화성 액상의 에폭시를 절연접착층(102)으로 사용할 경우에는, 액상의 에폭시가 골고루 균등하게 묻지 않거나, 액상 에폭시의 점도(Viscosity)가 떨어지면, 그림과 같이 제어용 집적회로 칩(104)이 기울어지는 문제가 발생하여 제품의 신뢰성을 떨어뜨린다.Referring to FIG. 4, when the insulating adhesive layer 102A is a polyimide tape as shown in FIG. 2, the control integrated circuit chip 104 is attached to the control integrated circuit chip 104 on the power semiconductor chip 100. This oblique tilting defect does not occur. However, when the thermosetting liquid epoxy is used as the insulating adhesive layer 102 as in the second embodiment of FIG. 3, when the liquid epoxy is not evenly distributed or the viscosity of the liquid epoxy is lowered, the control is as shown in the figure. The problem that the integrated circuit chip 104 tilts occurs, which lowers the reliability of the product.
도 5는 본 발명의 제2 실시예에 따라서 도 3의 A 부분의 확대 단면도이다.5 is an enlarged cross-sectional view of portion A of FIG. 3 according to the second embodiment of the present invention.
도 5를 참조하면, 본 발명의 제2 실시예에서는, 도 4에 나타난 다이 기움 결함(die tilt defect)을 방지하기 위하여 열경화성 액상 에폭시(102B)에 균등한 크기를 갖는 구(sphere)형태의 알갱이(110)를 집어넣는다. 상기 알갱이(110)는 여러 가지 재질을 사용하여 만들 수 있으나, 절연성 실리카(Silica)를 사용하는 것이 적합하다. 그리고, 상기 알갱이(110)의 크기를 25∼100㎛ 범위에서 균일하게 조절하면, 상기 알갱이(110)가 절연접착층(102B)인 열경화성 액상 에폭시 내부에서 제어용 집적회로 칩(104)을 골고루 받쳐 지지하기 때문에, 다이 기움 결함(die tilt defect)을 방지할 수 있다.Referring to FIG. 5, in the second embodiment of the present invention, in order to prevent the die tilt defect shown in FIG. 4, the grains having the shape of spheres having an equivalent size to the thermosetting liquid epoxy 102B are shown. Insert (110). The granules 110 may be made of various materials, but it is suitable to use insulating silica. In addition, when the size of the grains 110 is uniformly adjusted in the range of 25 to 100 μm, the grains 110 uniformly support the control integrated circuit chip 104 in the thermosetting liquid epoxy that is the insulating adhesive layer 102B. Thus, die tilt defects can be prevented.
또한, 알갱이(110)의 크기를 작게 만들면, 전력용 반도체 칩(100)과 제어용 집적회로 칩(104) 사이의 절연내압이 작게 할 수 있고, 알갱이(110)의 크기를 크게 하면, 전력용 반도체 칩(100)과 제어용 집적회로 칩(104) 사이의 절연내압이 크게 할 수 있다. 따라서, 상기 알갱이(110)의 크기를 조절하여 적절한 수준의 절연내압을 상기 전력용 반도체 칩(100)과 제어용 집적회로 칩(104) 사이에 형성할 수 있는 장점이 있다.In addition, if the size of the grains 110 is made small, the insulation breakdown voltage between the power semiconductor chip 100 and the control integrated circuit chip 104 can be made small. If the size of the grains 110 is made large, the power semiconductors are made larger. The insulation breakdown between the chip 100 and the control integrated circuit chip 104 can be increased. Accordingly, there is an advantage in that an appropriate level of insulation breakdown voltage can be formed between the power semiconductor chip 100 and the control integrated circuit chip 104 by adjusting the size of the grains 110.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, 전력용 반도체 칩에 패시베이션층을 형성하지 않음으로써 첫째, 칩-온-칩 구조의 전력용 반도체 소자의 신뢰도를 개선할 수 있다. 둘째, 전력용 반도체 칩을 제조할 때에 추가로 패시베이션층을 형성하지 않기 때문에 제조원가를 절감할 수 있다. 셋째, 절연접착층으로 열경화성 액상 에폭시를 사용할 경우에도 열경화성 액상 에폭시 속에 균일한 크기의 알갱이를 집어넣어 다이 기움 결함을 방지함과 동시에 적절한 절연내압을 적용할 수 있다.Therefore, according to the present invention described above, by not forming a passivation layer on the power semiconductor chip, firstly, the reliability of the power semiconductor device having the chip-on-chip structure can be improved. Second, since the passivation layer is not formed when the power semiconductor chip is manufactured, the manufacturing cost can be reduced. Third, even when the thermosetting liquid epoxy is used as the insulating adhesive layer, particles of uniform size can be put into the thermosetting liquid epoxy to prevent die deficiency and at the same time, an appropriate dielectric breakdown voltage can be applied.
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