KR100399959B1 - Data Flip Flop with Low Power and Quick Reset - Google Patents

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Abstract

본 발명은 저파워특성 및 고속 리셋특성을 갖는 데이터 플립플롭을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 리셋신호에 응답하여 입력된 클럭신호에 대해 플립플롭동작을 수행하는 플립플롭 코아부; 상기 리셋신호를 상기 상기 플립플롭코아부에 제공하고, 상기 리셋신호에 응답하여 상기 플립플롭 코아부의 출력을 통과 또는 차단하기 위한 리셋부; 및 상기 리셋부의 출력을 버퍼링하기 위한 출력버퍼부를 구비하며, 상기 플립플롭 코아부는, 상기 리셋신호에 응답하여 상기 클럭신호를 입력 받는 제1플립플롭단과, 상기 리셋신호 및 상기 제1플립플롭단의 출력신호에 응답하여 상기 클럭신호를 입력 받는 제2플립폴롭단과, 상기 제2플립플롭단의 출력신호를 버퍼링하기 위한 버퍼단을 포함하는 것을 특징으로 하는 데이터 플립플롭이 제공된다.An object of the present invention is to provide a data flip-flop having a low power characteristic and a fast reset characteristic. According to an aspect of the present invention, a flip-flop core unit performing a flip-flop operation on a clock signal input in response to a reset signal; A reset unit configured to provide the reset signal to the flip-flop core unit, and to pass or block an output of the flip-flop core unit in response to the reset signal; And an output buffer unit for buffering an output of the reset unit, wherein the flip-flop core unit includes a first flip-flop stage configured to receive the clock signal in response to the reset signal, and the reset signal and the first flip-flop stage. And a second flip-flop stage receiving the clock signal in response to an output signal, and a buffer stage for buffering the output signal of the second flip-flop stage.

Description

저전력 및 고속리셋기능을 갖는 데이터 플립플롭{Data Flip Flop with Low Power and Quick Reset}Data Flip Flop with Low Power and Quick Reset}

본 발명은 통신 시스템의 위상고정루프(PLL, Phase Locked Loop)에 사용되는 데이터 플립플롭(Data Flip Flop)에 관한 것으로서, 보다 구체적으로는 저파워 및 고속 리셋기능을 갖는 D 플립플롭에 관한 것이다.The present invention relates to a data flip flop (PLF) used in a phase locked loop (PLL) of a communication system, and more particularly, to a D flip flop having a low power and a fast reset function.

통신 시스템에 필수적인 PLL에 데이터 플립플롭이 사용되고 있다. 차아지 펌프로부터 입력되는 리셋신호에 의해 위상주파수 검출기(phase frequency detector)는 빠르게 리셋되어져야 한다. 이는 리셋지연시간동안 PLL의 특성에 악영향을 미치기 때문으로, 최소한의 시간 내에 리셋이 되어야 할 필요가 있다.Data flip-flops are used in PLLs, which are essential for communication systems. The phase frequency detector must be quickly reset by the reset signal input from the charge pump. Since this adversely affects the characteristics of the PLL during the reset delay time, it needs to be reset within a minimum time.

그러므로, PLL에는 TSPC(True Signal Phase Clock) 구조를 이용한 데이터 플립플롭이 요구되며, 이러한 데이터 플립플롭은 주로 통신기기에 사용되므로 낮은 파워특성을 갖는 것이 바람직하다.Therefore, the PLL requires a data flip-flop using a true signal phase clock (TSPC) structure. Since the data flip-flop is mainly used in a communication device, it is desirable to have a low power characteristic.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저파워특성 및 고속 리셋특성을 갖는 데이터 플립플롭을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, and an object thereof is to provide a data flip-flop having a low power characteristic and a fast reset characteristic.

도 1은 본 발명의 실시예에 따른 데이터 플립플롭의 회로구성도,1 is a circuit diagram of a data flip-flop according to an embodiment of the present invention;

도 2는 도 1의 데이터 플립플롭의 동작 파형도,2 is an operation waveform diagram of the data flip-flop of FIG.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

100 : 플립플롭 코아부 200 : 리셋부100: flip-flop core 200: reset unit

300 : 출력버퍼부 10 : 제1플립플롭단300: output buffer section 10: first flip-flop end

20 : 제2플립플롭단 30 : 버퍼단20: second flip-flop stage 30: buffer stage

40, 50 : 제1 및 제2논리수단 60, 70 : 제1 및 제2인버터수단40, 50: first and second logic means 60, 70: first and second inverter means

MP11 - MP19 : PMOS 트랜지스터 MN11 - MN19 : NMOS 트랜지스터MP11-MP19: PMOS transistor MN11-MN19: NMOS transistor

상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 리셋신호에 응답하여 입력된 클럭신호에 대해 플립플롭동작을 수행하는 플립플롭 코아부; 상기 리셋신호를 상기 상기 플립플롭코아부에 제공하고, 상기 리셋신호에 응답하여 상기 플립플롭 코아부의 출력을 통과 또는 차단하기 위한 리셋부; 및 상기 리셋부의 출력을 버퍼링하기 위한 출력버퍼부를 구비하며, 상기 플립플롭 코아부는, 상기 리셋신호에 응답하여 상기 클럭신호를 입력 받는 제1플립플롭단과, 상기 리셋신호 및 상기 제1플립플롭단의 출력신호에 응답하여 상기 클럭신호를 입력 받는 제2플립폴롭단과, 상기 제2플립플롭단의 출력신호를 버퍼링하기 위한 버퍼단을 포함하는 것을 특징으로 하는 데이터 플립플롭이 제공된다.According to an aspect of the present invention for achieving the above object, a flip-flop core for performing a flip-flop operation on the input clock signal in response to the reset signal; A reset unit configured to provide the reset signal to the flip-flop core unit, and to pass or block an output of the flip-flop core unit in response to the reset signal; And an output buffer unit for buffering an output of the reset unit, wherein the flip-flop core unit includes a first flip-flop stage configured to receive the clock signal in response to the reset signal, and the reset signal and the first flip-flop stage. And a second flip-flop stage receiving the clock signal in response to an output signal, and a buffer stage for buffering the output signal of the second flip-flop stage.

이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail the present invention through one embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 데이터 플립플롭의 회로를 도시한 것이다.1 illustrates a circuit of a data flip-flop according to an embodiment of the present invention.

도 1를 참조하면, 본 발명의 실시예에 따른 데이터 플립플롭은 리셋신호(reset)에 따라서 클럭신호(clk)를 입력하여 플립플롭동작을 수행하는 플립플롭 코아부(100)와, 상기 리셋신호(reset)를 상기 플립플롭코아부(100)에 제공하고 상기 리셋신호(reset)에 응답하여 상기 플립플롭 코아부(100)의 출력을 통과 또는 차단하기 위한 리셋부(200)와, 상기 리셋부(200)의 출력을 버퍼링하여 출력데이타 플립플롭의 출력신호(q)로서 제공하기 위한 출력버퍼부(300)를 구비한다.Referring to FIG. 1, a data flip-flop according to an exemplary embodiment of the present invention may include a flip-flop core unit 100 that performs a flip-flop operation by inputting a clock signal clk according to a reset signal reset and the reset signal. a reset unit 200 for providing a reset to the flip-flop core unit 100 and passing or blocking an output of the flip-flop core unit 100 in response to the reset signal reset, and the reset unit And an output buffer unit 300 for buffering the output of 200 and providing it as an output signal q of the output data flip-flop.

상기 플립플롭 코아부(100)는 상기 리셋신호(reset)에 따라서 상기 클럭신호(clk)를 입력받는 제1플립플롭단(10)과, 상기 리셋신호(reset) 및 제1플립플롭단(10)의 출력신호에 응답하여 상기 제1플립플롭단(10)과 시간차를 두고 상기 클럭신호(clk)를 입력받는 제2플립폴롭단(20)과, 상기 제2플립플롭단(20)의 출력신호를 입력 받아 버퍼링하기 위한 버퍼단(30)으로 이루어진다.The flip-flop core unit 100 includes a first flip-flop stage 10 that receives the clock signal clk according to the reset signal reset, the reset signal reset, and the first flip-flop stage 10. The second flip-flop stage 20 which receives the clock signal clk at a time difference from the first flip-flop stage 10 in response to the output signal of (), and the output of the second flip-flop stage 20. It consists of a buffer stage 30 for receiving and buffering a signal.

상기 제1플립플롭단(10)은 전원전압(Vdd) 및 접지(gnd)에 각각 연결되고 게이트에 상기 리셋신호(reset)가 인가되는 PMOS 트랜지스터(PM11) 및 NMOS 트랜지스터(MN11)과, 상기 PMOS 트랜지스터(PM11)와 NMOS 트랜지스터(MN11)에 연결되고 게이트에 상기 클럭신호(clk)가 인가되는 PMOS 트랜지스터(PM12)로 이루어진다.The first flip-flop stage 10 is connected to a power supply voltage Vdd and a ground gnd, respectively, and a PMOS transistor PM11 and an NMOS transistor MN11 to which the reset signal is applied to a gate, and the PMOS. The PMOS transistor PM12 is connected to the transistor PM11 and the NMOS transistor MN11 and to which the clock signal clk is applied to a gate.

상기 제2플립플롭단(20)은 상기 전원전압(Vdd)에 연결되고 게이트에 상기 제1플립플롭단(10)의 상기 PMOS 트랜지스터(PM11, PM12)의 드레인 및 소오스 출력단에 연결되는 PMOS 트랜지스터(PM13)과, 상기 접지(gnd)에 연결되고 게이트에 상기 리셋신호(reset)가 인가되는 NMOS 트랜지스터(MN13)와, 상기 PMOS 트랜지스터(PM13)와 NMOS 트랜지스터(MN13)에 연결되고 게이트에 상기 클럭신호(clk)가 인가되는 NMOS 트랜지스터(MN12)로 이루어진다.The second flip-flop stage 20 is connected to the power supply voltage Vdd and is connected to a drain and a source output terminal of the PMOS transistors PM11 and PM12 of the first flip-flop stage 10 at a gate ( PM13, an NMOS transistor MN13 connected to the ground gnd and to which the reset signal is applied to a gate, and a PMOS transistor PM13 and an NMOS transistor MN13 connected to the gate, and the clock signal to a gate. It consists of the NMOS transistor MN12 to which clk is applied.

상기 버퍼단(30)은 상기 전원전압(Vdd) 및 접지(gnd)사이에 직렬연결되고, 게이트에 각각 상기 제2플립플롭단(20)의 PMOS 트랜지스터(MP13)와 NMOS 트랜지스터(MN12)의 드레인 출력단 그리고 제2플립플롭(20)의 NMOS 트랜지스터(MN12), (MN13)의 소오스 및 드레인 출력단이 연결되는 PMOS 트랜지스터(MN14) 및 NMOS 트랜지스터(MN14)로 이루어진다.The buffer stage 30 is connected in series between the power supply voltage Vdd and ground gnd, and the drain output terminals of the PMOS transistor MP13 and the NMOS transistor MN12 of the second flip-flop stage 20 are respectively connected to gates. The PMOS transistor MN14 and the NMOS transistor MN14 connected to the source and drain output terminals of the NMOS transistors MN12 and MN13 of the second flip-flop 20 are connected.

상기 리셋부(200)는 상기 리셋신호(reset)와 상기 플립플롭 코아부(100)의 출력신호를 입력하여 논리노아동작을 수행하여 상기 출력버퍼부(300)로 제2출력신호를 발생하는 제1논리수단(40)과, 상기 리셋신호(reset)를 반전시켜 제1출력신호로서 상기 플립플립코아부(100)의 제1플립플롭단(10)으로 발생하기 위한 제2논리수단(50)으로 이루어진다.The reset unit 200 inputs the reset signal and the output signal of the flip-flop core unit 100 to perform a logic no operation to generate a second output signal to the output buffer unit 300. Second logic means 50 for inverting the first logic means 40 and the reset signal reset to generate the first flip-flop stage 10 of the flip-flop core part 100 as a first output signal. Is done.

상기 제1논리수단(40)은 상기 플립플롭 코아부(100)의 버퍼단(30)의 PMOS 트랜지스터(PM14)와 NMOS 트랜지스터(MN14)의 드레인 출력신호와 상기 리셋신호(reset)가 각각 게이트에 인가되는 직렬연결되는 PMOS 트랜지스터(PM15), (PM16)와, 상기 PMOS 트랜지스터(PM16)에 병렬연결되고 게이트에 각각 상기 플립플롭 코아부(100)의 버퍼단(30)의 PMOS 트랜지스터(PM14)와 NMOS 트랜지스터(MN14)의 드레인 출력신호와 상기 리셋신호(reset)가 인가되는 NMOS 트랜지스터(MN15),(MN16)로 이루어진다.The first logic means 40 applies a drain output signal of the PMOS transistor PM14 and the NMOS transistor MN14 of the buffer stage 30 of the flip-flop core unit 100 to the gate, respectively. PMOS transistors PM15 and PM16 connected in series, and PMOS transistors PM14 and NMOS transistors of the buffer stage 30 of the flip-flop core part 100 connected in parallel to the PMOS transistors PM16 and gates, respectively. The NMOS transistors MN15 and MN16 to which the drain output signal of the MN14 and the reset signal reset are applied.

상기 제1논리수단(40)은 상기 PMOS 트랜지스터(PM16)과 NMOS 트랜지스터(MN15, MN16)의 드레인 출력단으로 제2출력신호를 상기 출력버퍼부(300)로 제공한다.The first logic means 40 provides a second output signal to the output buffer unit 300 to the drain output terminals of the PMOS transistor PM16 and the NMOS transistors MN15 and MN16.

상기 제2논리수단(50)은 전원전압(Vdd)와 접지(gnd)사이에 연결되고 게이트에 상기 리셋신호(reset)가 각각 인가되는 PMOS 트랜지스터(PM17) 와 NMOS 트랜지스터(MN17)으로 이루어져서, 상기 PMOS 트랜지스터(PM17)와 NMOS 트랜지스터(MN17)의 드레인 출력단으로 제1출력신호를 상기 플립플롭 코아부(100)로 발생한다.The second logic means 50 is composed of a PMOS transistor PM17 and an NMOS transistor MN17 connected between a power supply voltage Vdd and a ground gnd and to which the reset signal is applied to a gate, respectively. A first output signal is generated by the flip-flop core unit 100 to the drain output terminals of the PMOS transistor PM17 and the NMOS transistor MN17.

상기 출력버퍼부(300)는 상기 리셋부(200)로부터 발생된 제2출력신호를 입력하여 반전시켜 주기 위한 제1인버터수단(60)과, 상기 제1인버터수단(60)의 출력신호(/q)를 반전시켜 데이터 플립플롭의 출력신호(q)로서 제공하기 위한 제2인버터수단(70)으로 이루어진다.The output buffer unit 300 may include a first inverter unit 60 for inputting and inverting a second output signal generated from the reset unit 200, and an output signal (/) of the first inverter unit 60. and second inverter means 70 for inverting q) and providing it as the output signal q of the data flip-flop.

상기 제1인버터수단(60)은 전원전압(Vdd)과 접지(gnd)사이에 연결되고 게이트에 상기 리셋부(200)로부터 발생된 제2출력신호가 각각 인가되는 PMOS 트랜지스터(PM18)와 NMOS 트랜지스터(MN18)으로 이루어져서, 상기 PMOS 트랜지스터(PM18)와 NMOS 트랜지스터(MN18)의 드레인출력단으로 출력신호(/q)를 발생한다.The first inverter means 60 is connected between a power supply voltage Vdd and a ground gnd, and a PMOS transistor PM18 and an NMOS transistor to which a second output signal generated from the reset unit 200 is applied to a gate, respectively. And an output signal / q to the drain output terminal of the PMOS transistor PM18 and the NMOS transistor MN18.

상기 제2인버터수단(70)은 상기 전원전압(Vdd)과 접지(gnd)사이에 연결되고 게이트에 상기 제1인버터수단(60)의 출력신호(/q)가 각각 인가되는 PMOS 트랜지스터(PM19)와 NMOS 트랜지스터(MN18)로 이루어져서, 상기 PMOS 트랜지스터(PM19)와 NMOS 트랜지스터(MN18)의 드레인 출력단으로 출력신호(q)을 발생한다.The second inverter means 70 is connected between the power supply voltage Vdd and ground gnd, and a PMOS transistor PM19 to which an output signal / q of the first inverter means 60 is applied to a gate, respectively. And an NMOS transistor MN18 to generate an output signal q to a drain output terminal of the PMOS transistor PM19 and the NMOS transistor MN18.

상기한 바와같은 구성을 갖는 본 발명의 데이터 플립플롭의 동작을 도 2의 동작 파형도를 참조하여 설명한다.The operation of the data flip-flop of the present invention having the above configuration will be described with reference to the operation waveform diagram of FIG.

클럭신호(clk)는 상기 플립플롭 코아부(100)의 제1플립플롭단(10)과 제2플립플롭단(20)으로 시간차를 두고 입력된다. 상기 클럭신호(clk)가 로우상태일 경우에는 플립플롭 코아부(100)는 프리차아지된다. 프리차아지후 클럭신호(clk)가 하이상태로 되면 플립플롭 코아부(100)는 플립플롭동작을 수행한다.The clock signal clk is inputted to the first flip-flop stage 10 and the second flip-flop stage 20 of the flip-flop core unit 100 at a time difference. When the clock signal clk is in a low state, the flip-flop core part 100 is precharged. When the clock signal clk becomes high after the precharge, the flip-flop core unit 100 performs a flip-flop operation.

도 2에 도시된 바와같이 리셋신호(reset)가 로우상태인 경우에는 클럭신호(clk)가 제1 및 제2플립플롭단(10), (20)에 제공되고, 상기 클럭신호(clk)가 로우상태에서는 프리차아지된 다음 클럭신호(clk)가 하이상태로 되면 플립플롭 코아부(100)는 플립플립동작(evaluation)을 수행한다.As shown in FIG. 2, when the reset signal reset is in a low state, a clock signal clk is provided to the first and second flip-flop stages 10 and 20, and the clock signal clk is provided. In the low state, when the next clock signal clk becomes precharged, the flip-flop core part 100 performs a flip flip operation.

상기 플립플롭 코아부(100)의 출력은 상기 리셋부(200)의 제1논리수단(40)으로 제공되는데, 상기 리셋신호(reset)의 로우상태에 의해 PMOS 트랜지스터(PM16)가 턴온되므로 제1논리수단(40)은 인버터로 동작하여 상기 플립플롭 코아부(100)의 출력은 반전되어 출력버퍼부(300)로 제공된다.The output of the flip-flop core unit 100 is provided to the first logic unit 40 of the reset unit 200. Since the PMOS transistor PM16 is turned on by the low state of the reset signal reset, the first logic unit 40 is turned on. The logic means 40 operates as an inverter so that the output of the flip-flop core part 100 is inverted and provided to the output buffer part 300.

상기 출력버퍼부(300)는 상기 리셋부(200)를 통해 제공되는 플립플립코아부(100)의 출력신호를 제1 및 제2인버터(60, 70)를 통해 출력신호(/q, q)로 출력한다.The output buffer unit 300 outputs the output signals of the flip flip core unit 100 provided through the reset unit 200 through the first and second inverters 60 and 70 and the output signals (q / q). Will output

한편, 리셋신호(reset)가 하이상태인 경우에는 상기 리셋부(200)의 제2논리수단(50)의 출력신호가 로우상태로 되어 상기 플립플롭 코아부(100)로 제공되므로, 플립플롭 코아부(100)의 플립플롭동작은 중단된다.On the other hand, when the reset signal (reset) is in a high state, the output signal of the second logic means 50 of the reset unit 200 is brought to the low state is provided to the flip-flop core unit 100, flip-flop core The flip-flop operation of the unit 100 is stopped.

그리고, 하이상태의 리셋신호(reset)에 의해 상기 리셋부(200)의 NMOS 트랜지스터(MN16)가 턴온되므로 로우상태의 신호가 출력버퍼부(300)로 제공되어 데이터 플립플롭의 출력신호(q)를 로우상태로 묶어둔다.In addition, since the NMOS transistor MN16 of the reset unit 200 is turned on by the high state reset signal reset, the low state signal is provided to the output buffer unit 300 to output the output signal q of the data flip-flop. Bind to low.

상기한 바와같은 본 발명의 데이터 플립플롭은 리셋부(200)를 상기 플립플립 코아부(100)와 출력버퍼부(300) 사이에 연결구성하여, 리셋시 출력버퍼부(300)의 출력을 곧바로 로우상태로 잡아줌으로써 짧은 시간, 예를 들면 490sec 만에 리셋되도록 할 수 있다.The data flip-flop of the present invention as described above is configured to connect the reset unit 200 between the flip-flip core portion 100 and the output buffer unit 300, the output of the output buffer unit 300 at the time of reset immediately By holding it low, it can be reset in a short time, for example 490 sec.

상기한 바와같은 본 발명의 데이터 플립플롭은 플립플롭 코아부에 리셋부를 연결구성하여 줌으로써 리셋시 출력버퍼부의 출력을 짧은 시간내에 로우상태로 만들어 리셋되도록 할 수 있는 이점이 있다.The data flip-flop of the present invention as described above has an advantage that the reset unit can be reset by making the output of the output buffer unit low in a short time by connecting the reset unit to the flip-flop core part.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (13)

삭제delete 리셋신호에 응답하여 입력된 클럭신호에 대해 플립플롭동작을 수행하는 플립플롭 코아부;A flip-flop core unit performing a flip-flop operation on the input clock signal in response to the reset signal; 상기 리셋신호를 상기 상기 플립플롭코아부에 제공하고, 상기 리셋신호에 응답하여 상기 플립플롭 코아부의 출력을 통과 또는 차단하기 위한 리셋부; 및A reset unit configured to provide the reset signal to the flip-flop core unit, and to pass or block an output of the flip-flop core unit in response to the reset signal; And 상기 리셋부의 출력을 버퍼링하기 위한 출력버퍼부를 구비하며,An output buffer unit for buffering the output of the reset unit, 상기 플립플롭 코아부는,The flip-flop core portion, 상기 리셋신호에 응답하여 상기 클럭신호를 입력 받는 제1플립플롭단과, 상기 리셋신호 및 상기 제1플립플롭단의 출력신호에 응답하여 상기 클럭신호를 입력 받는 제2플립폴롭단과, 상기 제2플립플롭단의 출력신호를 버퍼링하기 위한 버퍼단을 포함하는 것을 특징으로 하는 데이터 플립플롭.A first flip-flop stage for receiving the clock signal in response to the reset signal, a second flip-flop stage for receiving the clock signal in response to an output signal of the reset signal and the first flip-flop stage, and the second flip-flop stage; And a buffer end for buffering an output signal of the flop end. 제2항에 있어서,The method of claim 2, 상기 제1플립플롭단은,The first flip flop stage, 전원전압 및 접지에 각각 연결되고 게이트에 반전된 리셋신호가 인가되는 제1PMOS 트랜지스터 및 제1NMOS 트랜지스터와,A first PMOS transistor and a first NMOS transistor connected to a power supply voltage and a ground and to which an inverted reset signal is applied to a gate; 상기 제1PMOS 트랜지스터와 NMOS 제1트랜지스터에 연결되고 게이트에 상기 클럭신호가 인가되는 제2PMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이터 플립플롭.And a second PMOS transistor connected to the first PMOS transistor and an NMOS first transistor and to which the clock signal is applied to a gate. 제3항에 있어서,The method of claim 3, 상기 제2플립플롭단은,The second flip flop end is, 상기 전원전압에 연결되고 게이트가 상기 제1플립플롭단의 출력단에 연결되는 제3PMOS 트랜지스터와,A third PMOS transistor connected to the power supply voltage and having a gate connected to an output terminal of the first flip-flop stage; 상기 접지에 연결되고 게이트에 상기 리셋신호가 인가되는 제2NMOS 트랜지스터와,A second NMOS transistor connected to the ground and to which the reset signal is applied to a gate; 상기 제3PMOS 트랜지스터와 제2NMOS 트랜지스터에 연결되고 게이트에 상기 클럭신호가 인가되는 제3NMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이터 플립플롭.And a third NMOS transistor connected to the third PMOS transistor and the second NMOS transistor and to which the clock signal is applied to a gate. 제4항에 있어서,The method of claim 4, wherein 상기 버퍼단은,The buffer stage, 상기 전원전압 및 접지사이에 직렬연결되고, 게이트에 각각 상기 제2플립플롭단의 제3PMOS 트랜지스터와 제3NMOS 트랜지스터의 드레인 출력단이 연결되는 제4PMOS 트랜지스터와, 게이트에 상기 제2플립플롭의 제2 및 제3NMOS 트랜지스터의 소오스 및 드레인 출력단이 연결되는 제4NMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이터 플립플롭.A fourth PMOS transistor connected in series between the power supply voltage and ground, and having a third PMOS transistor of the second flip-flop terminal and a drain output terminal of the third NMOS transistor connected to a gate, and a second and a second flip-flop connected to a gate thereof; And a fourth NMOS transistor connected to a source and a drain output terminal of the third NMOS transistor. 삭제delete 제2항에 있어서,The method of claim 2, 상기 리셋부는,The reset unit, 상기 리셋신호와 상기 플립플롭 코아부의 출력신호를 입력으로 하는 노아게이트와,A no-gate for inputting the reset signal and the output signal of the flip-flop core part; 상기 리셋신호를 입력으로 하는 인버터를 구비하는 것을 특징으로 하는 데이터 플립플롭.And an inverter for inputting the reset signal. 제7항에 있어서,The method of claim 7, wherein 상기 노아게이트는,The noah gate, 전원전압에 연결되며 상기 플립플롭 코아부의 출력신호를 게이트 입력으로 하는 제1PMOS 트랜지스터A first PMOS transistor connected to a power supply voltage and having an output signal of the flip-flop core part as a gate input 상기 제1 PMOS 트랜지스터에 연결되며 상기 리셋신호를 게이트 입력으로 하는 제2PMOS 트랜지스터;A second PMOS transistor connected to the first PMOS transistor and having the reset signal as a gate input; 상기 제2PMOS 트랜지스터와 접지전압 사이에 연결되며 상기 플립플롭 코아부의 출력신호를 게이트 입력으로 하는 제1NMOS 트랜지스터; 및A first NMOS transistor connected between the second PMOS transistor and a ground voltage and using an output signal of the flip-flop core as a gate input; And 상기 제2PMOS 트랜지스터와 접지전압 사이에 연결되며 상기 상기 리셋신호를 게이트 입력으로 하는 제2NMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이터 플립플롭.And a second NMOS transistor connected between the second PMOS transistor and a ground voltage and having the reset signal as a gate input. 삭제delete 삭제delete 제8항에 있어서,The method of claim 8, 상기 출력버퍼부는,The output buffer unit, 상기 노아게이트의 출력을 입력으로 하는 제1 인버터와,A first inverter having an output of the noah gate as an input, 상기 제1 인버터의 출력을 입력으로 하는 제2 인버터를 구비하는 것을 특징으로 하는 데이터 플립플롭.And a second inverter having an output of the first inverter as an input. 삭제delete 삭제delete
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541638A (en) * 1991-08-06 1993-02-19 Nec Ic Microcomput Syst Ltd Set reset flip-flop circuit
JPH09214300A (en) * 1996-02-01 1997-08-15 Alps Lsi Technol Kk Programmable set reset flip-flop
KR20000026268A (en) * 1998-10-19 2000-05-15 윤종용 D flip-flop circuit
KR20000041297A (en) * 1998-12-22 2000-07-15 윤종용 Flip flop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541638A (en) * 1991-08-06 1993-02-19 Nec Ic Microcomput Syst Ltd Set reset flip-flop circuit
JPH09214300A (en) * 1996-02-01 1997-08-15 Alps Lsi Technol Kk Programmable set reset flip-flop
KR20000026268A (en) * 1998-10-19 2000-05-15 윤종용 D flip-flop circuit
KR20000041297A (en) * 1998-12-22 2000-07-15 윤종용 Flip flop

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