KR100399925B1 - Method of manufacturing a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 122
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 45
- 238000004140 cleaning Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000006227 byproduct Substances 0.000 claims abstract description 10
- 239000007789 gas Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000005406 washing Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 26
- 229920000642 polymer Polymers 0.000 description 13
- 239000010410 layer Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 상부에 소정의 구조를 형성하는데 있어서, 포토레지스트 패턴을 이용하여 하드마스크 패턴을 형성한 후, 포토레지스트 패턴과 하드마스크 패턴에 형성된 부산물을 제거하는 공정(스트립 공정 및 세정공정)을 하나의 식각장비내에서 시행함으로써, 공정시간이 단축됨과 아울러 공정단가가 감소되어 반도체 소자의 제조 단가를 낮출수 있는 반도체 소자의 제조 방법을 제시함에 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein in forming a predetermined structure on a semiconductor substrate, after forming a hard mask pattern using a photoresist pattern, by-products formed in the photoresist pattern and the hard mask pattern are removed. By performing a process (strip process and cleaning process) in one etching equipment, the present invention provides a method of manufacturing a semiconductor device that can shorten the process time and reduce the manufacturing cost of the semiconductor device.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 상부에 소정 구조를 형성하는데 있어서, 포토레지스트 패턴을 이용하여 하드마스크 패턴을 형성한 후, 포토레지스트 패턴과 하드마스크 패턴에 형성된 부산물을 제거하는 공정(스트립 공정 및 세정공정)을 하나의 식각장비내에서 시행함으로써, 공정시간이 단축됨과 아울러 공정단가가 감소되어 반도체 소자의 제조 단가를 낮출수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in forming a predetermined structure on a semiconductor substrate, after forming a hard mask pattern using a photoresist pattern, removing byproducts formed in the photoresist pattern and the hard mask pattern By performing a process (strip process and cleaning process) in one etching equipment, the present invention relates to a method for manufacturing a semiconductor device, which can reduce the process time and reduce the manufacturing cost of the semiconductor device.
최근, 반도체 소자의 집적화로 인해 0.18㎛이하의 간격을 갖는 워드라인 및 비트라인이 제시되고 있다. 이런 간격의 워드라인 및 비트라인을 형성하기 위해서 일반적으로 자기정렬 콘택식각법(Self Aligned Contact : SAC)이 많이 사용되고 있다.Recently, word lines and bit lines having an interval of 0.18 μm or less have been proposed due to the integration of semiconductor devices. In order to form word lines and bit lines at such intervals, self-aligned contact etching (SAC) is generally used.
자기정렬 콘택식각법은 소정의 구조를 반도체 기판 상부에 형성하기 위한 패턴형성시, 소정의 구조가 감광막 패턴에 의해 패터닝되는 것이 아니라 미리 반도체기판 상부에 형성된 층에 의해 패터닝되도록 하는 식각방법이다. 즉, 0.10∼0.18㎛ 정도의 간격을 가진 소정의 구조를 반도체 기판 상부에 형성하기 위해서는 감광막 패턴만으로 형성하기가 어려운 실정이다. 이를 해결하기 위해, 미리 반도체 기판 상부에 형성된층을 마스크로 사용하여 소정의 구조를 형성하기 위한 방법으로 제시된 식각방법이다.The self-aligned contact etching method is an etching method in which, when forming a pattern for forming a predetermined structure on the semiconductor substrate, the predetermined structure is patterned by a layer previously formed on the semiconductor substrate instead of being patterned by the photoresist pattern. That is, in order to form a predetermined structure having an interval of about 0.10 to 0.18 탆 on the semiconductor substrate, it is difficult to form only a photosensitive film pattern. In order to solve this problem, the etching method is proposed as a method for forming a predetermined structure by using a layer formed on the semiconductor substrate as a mask in advance.
이와 같이, 일반적으로 미리 반도체 기판 상부에 형성된층의 최상단부에는 하드마스크(hard mask)가 형성되는데, 하드마스크는 자기정렬 콘택식각법에 의한 식각공정시 소정 부위가 식각되게 된다. 이로 인해, 하드마스크 하부에 형성된 소정의 층들이 외부로 돌출되어 식각되는 현상이 발생하게 된다. 이를 방지하기 위해 하드마스크는 산화막 또는 질화막을 이용하여 충분히 두껍게 형성된다. 즉, 자기정렬 콘택식각법에 의한 공정 마진을 고려하여 하드마스크는 충분히 두껍게 형성된다.As such, in general, a hard mask is formed at an uppermost end of a layer previously formed on the semiconductor substrate, and the hard mask is etched at a predetermined portion during an etching process by a self-aligned contact etching method. As a result, certain layers formed under the hard mask may protrude outwardly to be etched. In order to prevent this, the hard mask is formed sufficiently thick using an oxide film or a nitride film. That is, the hard mask is sufficiently thick in consideration of the process margin by the self-aligned contact etching method.
그러나, 자기정렬 콘택식각 공정전에 이루어지는 하드마스크 식각공정에 의해 하드마스크의 측벽에 폴리머(polymer)가 증착된다. 이 폴리머에 의해 형성하고자 하는 소정 구조의 CD(Critical Dimension)를 조절하는 것이 불가능하게 된다. 또한, 하드마스크 식각후, 포토마스크와 폴리머를 제거하기 위한 스트립공정 및 세정공정이 추가로 이루어져야 한다. 이로 인해, 반도체 소자의 공정단계가 증가되어 반도체 소자의 제조단가의 증가를 초래하는 문제가 도출된다.However, a polymer is deposited on the sidewall of the hard mask by a hard mask etching process before the self-aligned contact etching process. This polymer makes it impossible to control the CD (Critical Dimension) of a predetermined structure to be formed. In addition, after hard mask etching, a strip process and a cleaning process for removing the photomask and the polymer should be additionally performed. As a result, the process step of the semiconductor device is increased, which leads to an increase in the manufacturing cost of the semiconductor device.
이를 도 1(a) 내지 도 1(d)를 결부하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to FIGS. 1 (a) to 1 (d) as follows.
도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 하부구조(2) 및 하드마스크(3)가 순차적으로 증착된다. 하부구조(2)는 전도성이 좋은 금속계물질 또는 합금계물질로 구성된 단층구조로 형성되거나 다른 절연물질과 적층구조로 형성된다. 하드마스크(3)는 하부구조(2)를 보호하기 위해 질화물질 또는 산화물질로 형성된다.Referring to FIG. 1A, first, a lower structure 2 and a hard mask 3 are sequentially deposited on a semiconductor substrate 1 on which a predetermined structure is formed. The substructure 2 is formed of a single layer structure composed of a metal-based material or an alloy-based material having good conductivity or is formed of a laminated structure with other insulating materials. The hard mask 3 is formed of a nitride material or an oxide material to protect the substructure 2.
이후, 하드마스크(3)를 포함한 전체 구조 상부에 광에 반응하는 포토레지스트가 증착된 후, 소정의 형태로 패터닝되어 포토레지스트 패턴(4)이 형성된다.Thereafter, photoresist reacting with light is deposited on the entire structure including the hard mask 3, and then patterned into a predetermined shape to form a photoresist pattern 4.
도 1(b)를 참조하면, 이후, 포토레지스트 패턴(4)을 마스크로 이용한 소정의 식각공정에 의해 하드마스크(3)가 패터닝되어 하드마스크 패턴(3a)이 형성된다.Referring to FIG. 1B, the hard mask 3 is patterned by a predetermined etching process using the photoresist pattern 4 as a mask to form a hard mask pattern 3a.
이때, 식각공정시에 주입되는 용액 또는 가스 및 산소와 포토레지스트 패턴(4a) 및 하드마스크(3)가 반응하여 포토레지스트 패턴(4a) 및 하드마스크 패턴(3a)의 양측벽에는 폴리머(5)가 형성된다.At this time, the solution or gas and oxygen injected during the etching process and the photoresist pattern 4a and the hard mask 3 react to form a polymer 5 on both sidewalls of the photoresist pattern 4a and the hard mask pattern 3a. Is formed.
도 1(c)를 참조하면, 이후, 폴리머(5)를 포함한 전체 구조 상부는 포토레지스트 패턴(4)을 제거하기 위한 소정의 스트립(strip)공정이 이루어진다. 그러나, 이 스트립공정중에 포토레지스트 패턴(4)은 완전히 제거되지 않고 잔재물(4a)이 남게 된다.Referring to FIG. 1C, a predetermined strip process is performed on the entire structure including the polymer 5 to remove the photoresist pattern 4. However, during this stripping process, the photoresist pattern 4 is not completely removed and the residue 4a remains.
도 1(d)를 참조하면, 스트립 공정후, 전체 구조 상부는 폴리머(5)와 잔재물(4a)을 제거하기 위한 제 1 세정공정이 이루어진다.Referring to FIG. 1 (d), after the strip process, a first cleaning process for removing the polymer 5 and the residue 4a is performed on the entire structure.
이후, 하드마스크 패턴(3a)을 마스크로 이용한 소정의 식각공정과 제 2 세정공정의 순차적인 공정에 의해 하부구조(2)가 소정의 구조로 패터닝되어 반도체 기판(1) 상부에 형성된다.Subsequently, the lower structure 2 is patterned into a predetermined structure and formed on the semiconductor substrate 1 by a sequential process of a predetermined etching process and a second cleaning process using the hard mask pattern 3a as a mask.
전술한 바와 같이, 반도체 기판 상부에 소정의 형태를 가진 하부구조를 형성하기 위해서는 포토레지스트 패턴을 형성하는 단계와, 하드마스크 패턴을 형성하는 단계와, 포토레지스트 패턴을 제거하는 단계(스트립 공정)와, 하드마스크 패턴에 형성된 부산물을 제거하는 단계(제 1 세정공정)와, 하부구조를 형성하는 단계와, 하부구조에 형성된 부산물을 제거하는 단계(제 2 세정공정)가 필요하게 된다. 즉, 반도체 기판 상부에 하부구조를 형성하기 위해서는 최소한 6단계의 공정이 이루어진다. 이로 인해, 공정시간이 증가됨과 아울러 공정단가가 증가하여 반도체 소자의 제조 단가를 상승시키는 요인이 되고 있다. 또한, 많은 공정단계로 인해 그에 따른 반도체 소자의 불량율이 증가하게 된다.As described above, in order to form a substructure having a predetermined shape on the semiconductor substrate, forming a photoresist pattern, forming a hard mask pattern, removing a photoresist pattern (strip process) and To remove the by-products formed on the hard mask pattern (first cleaning process), to form a lower structure, and to remove the by-products formed on the lower structure (second cleaning process) is required. That is, at least six steps are performed to form the substructure on the semiconductor substrate. As a result, the process time increases and the process cost increases, which increases the manufacturing cost of the semiconductor device. In addition, many process steps increase the failure rate of the semiconductor device.
따라서, 본 발명은 반도체 기판 상부에 소정의 구조를 가진 하부구조를 형성하기 위해 이루어지는 공정단계를 감소시켜 반도체 소자의 제조단가 및 불량율을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.Accordingly, the present invention is to provide a method for manufacturing a semiconductor device that can reduce the manufacturing cost and the defective rate of the semiconductor device by reducing the process step made to form a lower structure having a predetermined structure on the semiconductor substrate.
본 발명의 또 다른 목적은 반도체 기판 상부에 소정의 구조를 형성하는데 있어서, 포토레지스트 패턴 및 하드마스크 패턴을 형성한 후, 포토레지스트 패턴과 하드마스크 패턴에 형성된 부산물을 제거하는 공정(스트립 공정 및 제 1 세정공정)을 하나의 식각장비내에서 시행함으로써, 공정시간이 단축됨과 아울러 공정단가가감소되어 반도체 소자의 제조 단가를 낮출수 있는 반도체 소자의 제조 방법을 제공함에 있다.Another object of the present invention is to form a predetermined structure on the semiconductor substrate, after forming a photoresist pattern and a hard mask pattern, the step of removing by-products formed in the photoresist pattern and the hard mask pattern (strip process and agent The present invention provides a method for manufacturing a semiconductor device capable of shortening the processing time and reducing the manufacturing cost of the semiconductor device by performing the cleaning process in one etching equipment.
도 1(a) 내지 도 1(d)는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of a semiconductor device sequentially shown in order to explain a method for manufacturing a semiconductor device according to the prior art.
도 2(a) 내지 도 2(c)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.2 (a) to 2 (c) are cross-sectional views sequentially illustrating the semiconductor device manufacturing method according to the embodiment of the present invention.
도 3(a) 내지 도 3(d)는 도 1(a) 내지 도 1(d) 각각의 단계에서의 평면 SEM 사진.3 (a) to 3 (d) are planar SEM photographs at each step of FIGS. 1 (a) to 1 (d).
도 4(a) 내지 도 4(c)는 도 2(a) 내지 도 2(c) 각각의 단계에서의 평면 SEM 사진.4 (a) to 4 (c) are planar SEM photographs at each step of FIGS. 2 (a) to 2 (c).
도 5(a) 및 도 5(b)는 도 1(a) 내지 도 1(d)의 단계에 의해 형성된 하부구조의 SEM 사진.5 (a) and 5 (b) are SEM images of the substructure formed by the steps of FIGS. 1 (a) to 1 (d).
도 6(a) 및 도 6(b)는 도 2(a) 내지 도 2(c)의 공정 단계에 의해 형성된 하부구조의 SEM 사진.6 (a) and 6 (b) are SEM images of the substructure formed by the process steps of FIGS. 2 (a) to 2 (c).
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1,11 : 반도체 기판 2,12 : 하부구조1,11 semiconductor substrate 2,12 substructure
3,13 : 하드마스크 3a,13a: 하드마스크 패턴3,13: hard mask 3a, 13a: hard mask pattern
4,14 : 포토레지스트 패턴 5,15 : 폴리머4,14 photoresist pattern 5,15 polymer
4a : 잔재물 6 : 절연물질4a: residue 6: insulation material
본 발명은 반도체 기판 상부에 소정의 하부구조를 형성하기 위한 반도체 소자의 제조 방법에 있어서, 상기 하부구조 상부에 하드마스크 및 감광막 패턴을 순차적으로 형성한 후, 상기 감광막 패턴을 마스크로 이용하여 하드마스크 패턴을 형성하는 단계와; 상기 감광막 패턴과 하드마스크 패턴의 양 측면에 형성된 부산물을 하나의 식각장비 챔버내에서 제거하는 단계와; 상기 하드마스크 패턴을 마스크로 하여 상기 하부구조를 패터닝하여 형성하는 단계를 포함한다.According to the present invention, in the method of manufacturing a semiconductor device for forming a predetermined substructure on a semiconductor substrate, the hard mask and the photoresist pattern are sequentially formed on the substructure, and then the hard mask is formed using the photoresist pattern as a mask. Forming a pattern; Removing by-products formed on both sides of the photoresist pattern and the hard mask pattern in one etching apparatus chamber; And patterning the substructure using the hard mask pattern as a mask.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 도 2(c)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다. 여기서는 반도체 소자의 일부분만을 도시하였다.2 (a) to 2 (c) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention. Only a portion of the semiconductor device is shown here.
도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(11) 상부에 하부구조(12) 및 하드마스크(13)가 순차적으로 증착된다. 하부구조(12)는 전도성이 좋은 금속계물질 또는 합금계물질로 구성된 단층구조로 형성되거나 금속계물질 또는 합금계물질들과 절연물질의 적층구조(예를 들면, Wsix/Poly, W/WN)로 형성된다. 하드마스크(13)는 HTO, PETEOS, USG 및 질화막중 어느 하나의 물질이 1000∼3000Å의 두께로 형성된다.Referring to FIG. 2A, first, a lower structure 12 and a hard mask 13 are sequentially deposited on the semiconductor substrate 11 on which a predetermined structure is formed. The lower structure 12 may be formed of a single layer structure made of a metal or alloy material having high conductivity, or may be formed of a laminated structure (eg, Wsix / Poly, W / WN) of metal or alloy materials and an insulating material. do. The hard mask 13 is formed of a material of any one of HTO, PETEOS, USG, and nitride film with a thickness of 1000 to 3000 mm 3.
이후, 하드마스크(13) 상부에는 광에 반응하는 포토레지스트가 증착된 후, 소정의 형태로 패터닝되어 포토레지스트 패턴(14)이 형성된다.Thereafter, a photoresist reacting with light is deposited on the hard mask 13, and then patterned into a predetermined shape to form a photoresist pattern 14.
도 2(b)를 참조하면, 이후, 포토레지스트 패턴(14)을 마스크로 이용한 소정의 식각공정에 의해 하드마스크(13)가 패터닝되어 하드마스크 패턴(13a)이 형성된다.Referring to FIG. 2B, the hard mask 13 is patterned by a predetermined etching process using the photoresist pattern 14 as a mask to form the hard mask pattern 13a.
이때, 식각공정시에 주입되는 용액 또는 가스 및 산소와 포토레지스트 패턴(14a) 및 하드마스크(13)가 반응하여 포토레지스트 패턴(14a) 및 하드마스크 패턴(a)의 양 측벽에는 폴리머(15)가 형성된다.At this time, the solution or gas and oxygen injected during the etching process and the photoresist pattern 14a and the hard mask 13 react to form a polymer 15 on both sidewalls of the photoresist pattern 14a and the hard mask pattern a. Is formed.
도 2(c)를 참조하면, 이후, 하드마스크 패턴(13a) 상부에 형성된 포토레지스트 패턴(14)을 제거하기 위한 스트립(strip) 공정과 하드마스크 패턴(13a) 공정시 하드마스크 패턴(13a)의 양 측벽에 형성된 폴리머(15)를 제거하기 위한 제 1 세정공정이 패키지화되어 하나의 소정 식각장비내에서 이루어진다.Referring to FIG. 2C, a hard mask pattern 13a is used during a strip process for removing the photoresist pattern 14 formed on the hard mask pattern 13a and a hard mask pattern 13a process. A first cleaning process for removing polymers 15 formed on both sidewalls of the substrate is packaged and performed in one predetermined etching equipment.
소정의 식각장비에서 이루어지는 스트립 공정 및 제 1 세정공정은 3단계에 걸쳐 이루어진다. 이를 표 1과 결부하여 설명하면 다음과 같다.The strip process and the first cleaning process performed in a predetermined etching equipment are performed in three steps. If this is described in conjunction with Table 1 as follows.
우선, 제 1 단계는 포토레지스트 패턴(14)을 제거하는 단계로서, 챔버내의 환경상태는 다음과 같이 설정된다. 압력은 400∼1000mT, 고주파 바이어스 파워(RF bias power)는 50∼500W, 벽온도는 20∼90℃, 바닥온도는 20∼90℃로 설정된다. 이와 같이 설정된 챔버내에는 CF4, O2및 NF3중 어느 하나의 가스가 독립적으로 주입되어 사용되거나 소정의 비율로 혼합되어 사용된다. 여기서, CF4는 10∼100sccm, O2는 400∼2000sccm, NF3는 10∼100sccm의 범위에서 설정된다. 이런 상태에서 하드마스크 패턴(13a) 상부에 형성된 포토레지스트 패턴(14)이 제거된다.First, the first step is to remove the photoresist pattern 14, and the environmental state in the chamber is set as follows. The pressure is set at 400 to 1000 mT, the RF bias power is set to 50 to 500 W, the wall temperature is 20 to 90 ° C, and the floor temperature is 20 to 90 ° C. In the chamber set as described above, any one of CF 4 , O 2, and NF 3 is independently injected or used in a predetermined ratio. Here, CF 4 is set in the range of 10 to 100 sccm, O 2 is 400 to 2000 sccm, and NF 3 is 10 to 100 sccm. In this state, the photoresist pattern 14 formed on the hard mask pattern 13a is removed.
제 2 단계는 스트립 공정후 하드마스크 패턴(13a) 상부에 잔재하는 포토레지스트 패턴(14)을 제거하는 단계로서, 챔버내의 환경상태는 다음과 같이 설정된다. 압력은 500∼1000mT, 마이크로웨이브 바이어스 파워(microwave bias power)는 500∼1800W, 벽온도는 20∼90℃, 바닥온도는 20∼90℃, 열온도는 150∼270℃로 설정된다. 이와 같이 설정된 챔버내에는 O2또는 N2가 독립적으로 주입되어 사용되거나 소정의 비율로 혼합되어 사용된다. 여기서, O2는 1000∼4000sccm, N2는 100∼500sccm의 범위에서 설정된다.The second step is to remove the photoresist pattern 14 remaining on the hard mask pattern 13a after the strip process, and the environmental state in the chamber is set as follows. The pressure is set to 500-1000 mT, the microwave bias power is 500-1800 W, the wall temperature is 20-90 degreeC, the bottom temperature is 20-90 degreeC, and the thermal temperature is 150-270 degreeC. In the chamber set as described above, O 2 or N 2 is independently injected or used in a predetermined ratio. Here, O 2 is set in the range of 1000 to 4000 sccm, and N 2 is in the range of 100 to 500 sccm.
제 3 단계는 하드마스크 패턴(13a)의 양 측면에 형성된 폴리머(15)를 제거하는 단계로서, 챔버내의 환경상태는 다음과 같이 설정된다. 압력은 400∼1000mT, 마이크로웨이브 바이어스 파워(microwave bias power)는 500∼1800W, 고주파 바이어스 파워(RF bias power)는 50∼500W, 벽온도는 20∼90℃, 바닥온도는 20∼90℃로 설정된다. 이와 같이 설정된 챔버내에는 CF4, O2및 NF3중 어느 하나의 가스가 독립적으로 주입되어 사용되거나 소정의 비율로 혼합되어 사용된다. 여기서, CF4는 10∼100sccm, O2는 400∼2000sccm, NF3는 10∼100sccm의 범위에서 설정된다. 이런 상태에서 하드마스크 패턴(13a)의 양 측벽에 형성된 폴리머(15)가 제거된다.The third step is to remove the polymer 15 formed on both sides of the hard mask pattern 13a, and the environmental state in the chamber is set as follows. Pressure 400 ~ 1000mT, microwave bias power 500 ~ 1800W, high frequency bias power 50 ~ 500W, wall temperature 20 ~ 90 ℃, floor temperature 20 ~ 90 ℃ do. In the chamber set as described above, any one of CF 4 , O 2, and NF 3 is independently injected or used in a predetermined ratio. Here, CF 4 is set in the range of 10 to 100 sccm, O 2 is 400 to 2000 sccm, and NF 3 is 10 to 100 sccm. In this state, the polymer 15 formed on both sidewalls of the hard mask pattern 13a is removed.
이와 같이 3단계에 걸친 공정에 의해 최종적인 하드마스크 패턴(3a)이 하부구조(12) 상부에 형성된다. 이어서, 하드마스크 패턴(13a)을 마스크로 한 소정의 식각공정과 제 2 세정공정에 의해 하부구조(12)가 소정의 구조로 패터닝되어 반도체 기판(11) 상에 형성된다.As described above, the final hard mask pattern 3a is formed on the lower structure 12 by a three-step process. Subsequently, the lower structure 12 is patterned into a predetermined structure and formed on the semiconductor substrate 11 by a predetermined etching process and a second cleaning process using the hard mask pattern 13a as a mask.
전술한 본 발명의 일 실시예에 따른 공정 단계에 의해 형성된 하부구조의 SEM 사진을 통해 종래 기술과 비교하여 설명하면 도 3(a) 내지 도 3(d) 및 도 4(a) 내지 도 4(c)와 같다.When compared with the prior art through the SEM picture of the substructure formed by the process step according to an embodiment of the present invention described above with reference to Figs. 3 (a) to 3 (d) and 4 (a) to 4 ( same as c).
도 3(a) 내지 도 3(d)는 종래 기술에 따른 공정 단계에 의해 형성된 하부구조의 SEM 사진이고, 도 4(a) 내지 도 4(c)는 본 발명의 일 실시예에 따른 공정 단계에 의해 형성된 하부구조의 SEM 사진이다. 여기서, 각 도면의 좌측부분은 반도체소자의 외곽부에 형성된 하부구조를 도시하였고, 우측부분은 반도체 소자의 내부에 형성된 하부구조를 도시하였다.3 (a) to 3 (d) are SEM pictures of the substructure formed by the process step according to the prior art, Figures 4 (a) to 4 (c) is a process step according to an embodiment of the present invention SEM image of the substructure formed by Here, the left part of each figure shows a substructure formed on the outer portion of the semiconductor device, and the right part shows a substructure formed inside the semiconductor device.
우선, 도 3(a)는 하드마스크 패턴(3a)이 형성된 상태를 촬영한 SEM 사진으로서, 하드마스크(3) 상부에 형성된 포토레지스트 패턴(4)을 마스크로 사용한 소정의 식각공정에 의해 하부구조(2) 상부에 하드마스크 패턴(3a)이 형성된다.First, FIG. 3 (a) is a SEM photograph of a state in which the hard mask pattern 3a is formed, and the lower structure is formed by a predetermined etching process using the photoresist pattern 4 formed on the hard mask 3 as a mask. (2) The hard mask pattern 3a is formed on the upper side.
도 3(b)는 하드마스크 패턴(3a)이 형성된 후, 하드마스크 패턴(3a) 상부에 형성된 포토레지스트 패턴(4)을 제거하기 위한 스트립 공정직후의 상태를 촬영한 SEM 사진을 도시하였다. 여기서, 하드마스크 패턴(3a) 상부에 얼룩처럼 희미하게 보이는 것은 포토레지스트 패턴(4)의 잔재물(4a)로서, 이는 하드마스크 패턴(3a) 상부에 형성된 포토레지스트 패턴(4)이 스트립 공정에 의해 완전히 제거되지 않고 소량의 잔재물(4a)물이 하드마스크 패턴(3a) 상부에 남기 때문에 생기게 된다.FIG. 3 (b) shows an SEM photograph of the state immediately after the strip process for removing the photoresist pattern 4 formed on the hard mask pattern 3 a after the hard mask pattern 3 a is formed. Here, it is the residue 4a of the photoresist pattern 4 that looks faint like a stain on the hard mask pattern 3a, and the photoresist pattern 4 formed on the hard mask pattern 3a is formed by a strip process. This is caused because a small amount of residue 4a remains on top of the hard mask pattern 3a without being completely removed.
도 3(c)는 포토레지스트 패턴(4) 스트립 공정 후, 포토레지스트 패턴 잔재물(4a)과 하드마스크 패턴(3a) 양 측면에 형성된 폴리머(5)를 제거하기 위한 제 1 세정공정 직후의 상태를 촬영한 SEM 사진을 도시하였다. 도시된 바와 같이, 제 1 세정공정에 의해 하드마스크 패턴(3a) 상부에 형성된 얼룩이 모두 제거되었다.FIG. 3C shows a state immediately after the first cleaning process for removing the photoresist pattern residue 4a and the polymer 5 formed on both sides of the hard mask pattern 3a after the photoresist pattern 4 stripping process. The taken SEM picture is shown. As shown, all of the spots formed on the top of the hard mask pattern 3a were removed by the first cleaning process.
도 3(d)는 제 1 세정공정후, 하드마스크 패턴(3a)을 마스크로 하여 하부구조(2)를 패터닝한 후, 하부구조(2)를 세정한 제 2 세정공정 직후의 상태를 촬영한 SEM 사진을 도시하였다. 여기서, 서로 대응되게 형성된 하드마스크 패턴(3a) 간에는 소정의 식각공정에 의해 패터닝된 하부구조(2)에 의해 반도체 기판(1)이 외부로 노출된다. 외부로 노출된 반도체 기판(1) 상에는 소정의 절연물질(6)이 증착된다.FIG. 3 (d) shows the state immediately after the second cleaning step of cleaning the lower structure 2 after patterning the lower structure 2 after the first cleaning process using the hard mask pattern 3a as a mask. SEM pictures are shown. Here, the semiconductor substrate 1 is exposed to the outside between the hard mask patterns 3a formed to correspond to each other by the substructure 2 patterned by a predetermined etching process. A predetermined insulating material 6 is deposited on the semiconductor substrate 1 exposed to the outside.
이와 아울러, 도 4(a)는 하드마스크 패턴(13a)이 형성된 상태를 촬영한 SEM 사진으로서, 도 3(a)와 동일한 상태를 보이고 있다.In addition, FIG. 4A is a SEM photograph of a state in which the hard mask pattern 13a is formed, and shows the same state as in FIG. 3A.
도 4(b)는 하드마스크 패턴(13a)이 형성된 후, 하드마스크 패턴(13a) 상부에 형성된 포토레지스트 패턴(14)을 제거하기 위한 스트립 공정과 포토레지스트 패턴 잔재물(14a)과 하드마스크 패턴(13a) 양 측면에 형성된 폴리머(5)를 제거하기 위한 제 1 세정공정 직후의 상태를 촬영한 SEM 사진을 도시하였다. 여기서, 스트립 공정과 제 1 세정공정은 패키지화되어 소정 식각장비내에서 한 공정으로 이루어진다. 종래 기술과 비교하면, 도 3(b) 및 도 3(c)에서 도시된 바와 같이 스트립 공정과 제 1 세정공정을 다른 공정 단계로 나누어 시행하는 것과는 달리 스트립 공정과 제 1 세정공정을 하나의 공정 단계로 패키지(package)화하여 시행하게 된다. 스트립 공정과 제 1 세정공정을 하나로 패키지화하여 시행하더라도 도시된 바와 같이 종래 기술의 공정 단계와 동일한 효과를 얻을 수 있다.4B illustrates a strip process for removing the photoresist pattern 14 formed on the hard mask pattern 13a after the hard mask pattern 13a is formed, the photoresist pattern residue 14a and the hard mask pattern ( 13a) The SEM photograph which showed the state immediately after the 1st washing | cleaning process for removing the polymer 5 formed in both sides was shown. Here, the stripping process and the first cleaning process are packaged and made in one process in a predetermined etching apparatus. Compared with the prior art, the strip process and the first cleaning process are performed in one process, unlike the strip process and the first cleaning process are divided into different process steps as shown in FIGS. 3 (b) and 3 (c). It will be packaged into steps. Even if the strip process and the first cleaning process are packaged into one, the same effects as in the prior art process steps can be obtained as shown.
도 4(c)는 제 1 세정공정후, 하드마스크 패턴(13a)을 마스크로 하여 하부구조(12)를 패터닝한 후, 하부구조(12)를 세정한 제 2 세정공정 직후의 상태를 촬영한 SEM 사진을 도시하였다. 도 3(d)와 동일한 상태를 보이고 있다.FIG. 4C shows the state immediately after the second cleaning step of cleaning the lower structure 12 after patterning the lower structure 12 using the hard mask pattern 13a as a mask after the first cleaning step. SEM pictures are shown. The same state as in FIG. 3 (d) is shown.
이를 도 5(a) 및 도 5(b)와 도 6(a) 및 도 6(b)를 결부하여 설명하면, 우선,도 5(a) 및 도 5(b)는 종래 기술에 따른 공정 단계에 의해 형성된 하부구조의 SEM 사진이고, 도 6(a) 및 도 6(b)는 본 발명의 일 실시예에 따른 공정 단계에 의해 형성된 하부구조의 SEM 사진이다.5 (a) and 5 (b) and 6 (a) and 6 (b), this will be described. First, FIGS. 5 (a) and 5 (b) are process steps according to the prior art. SEM pictures of the substructure formed by the above, Figures 6 (a) and 6 (b) are SEM pictures of the substructure formed by the process step according to an embodiment of the present invention.
도시된 바와 같이, 종래 기술에 따른 공정 단계에 의해 형성된 하부구조나 본 발명의 일 실시예에 따른 공정 단계에 의해 형성된 하부구조가 동일하게 형성된 것을 볼 수 있다. 이를 표 2에서 표시된 CD 바이어스값을 결부하여 설명하면, 다음과 같다.As shown, it can be seen that the substructure formed by the process step according to the prior art or the substructure formed by the process step according to the embodiment of the present invention is formed identically. This will be described with reference to the CD bias values shown in Table 2.
표 2는 종래 기술의 공정 단계에 따른 하드마스크의 CD 바이어스값과 본 발명의 일 실시예에 따른 공정 단계에 의한 하드마스크의 CD 바이어스값을 비교하였다.Table 2 compares the CD bias values of the hard masks according to the prior art process steps with the CD bias values of the hard masks according to the process steps according to an embodiment of the present invention.
여기서, DI CD(Develop Inspection Critical Dimension)는 하드마스크 패턴 형성 공정 직후의 하드마스크 패턴 CD 바이어스값을 나타내고, FI CD(Final Inspection Critical Dimension)는 스트립 공정과 제 1 세정공정 직후의 하드마스크 패턴 CD 바이어스값을 나타낸다. 또한, 하드마스크 패턴의 CD 바이어스값은 하드마스크 패턴의 5곳의 부위(좌측(L), 우측(R), 중앙(C), 하부(B), 상부(T))에서측정된 측정치값을 나타낸다. #05 및 #25는 웨이퍼번호를 나타낸다. 3SIG는 표준편차를 나타낸다.Here, DI CD (Develop Inspection Critical Dimension) represents the hard mask pattern CD bias value immediately after the hard mask pattern forming process, and FI CD (Final Inspection Critical Dimension) represents the hard mask pattern CD bias immediately after the strip process and the first cleaning process. Indicates a value. In addition, the CD bias value of the hard mask pattern is a measured value measured at five locations (left (L), right (R), center (C), bottom (B), and top (T)) of the hard mask pattern. Indicates. # 05 and # 25 represent wafer numbers. 3SIG represents standard deviation.
#05를 사용한 종래 기술의 공정 단계에 따른 하드마스크 패턴 DI CD(이하 "DI1"라 함)의 최대값(MAX)은 0.164이고, 최소값(MIN)은 0.157로 측정되어 그 평균값(MEAN)은 0.162가 된다. 이와 아울러, 하드마스크 패턴 FI CD(이하 "FI1"라 함)의 최대값(MAX)은 0.152이고, 최소값(MIN)은 0.150로 측정되어 그 평균값(MEAN)은 0.151로 계산된다. DI1과 FI1의 평균값(MEAN)차는 -0.011의 차이를 보인다.The maximum value (MAX) of the hard mask pattern DI CD (hereinafter referred to as "DI1") according to the prior art process step using # 05 is 0.164, the minimum value (MIN) is measured as 0.157, and the average value (MEAN) is 0.162. Becomes In addition, the maximum value MAX of the hard mask pattern FI CD (hereinafter referred to as "FI1") is 0.152, the minimum value MIN is measured as 0.150, and the average value MEAN is calculated as 0.151. The difference between the mean value (MEAN) of DI1 and FI1 is -0.011.
이에 반해, #25를 사용한 본 발명의 일 실시예의 공정 단계에 의한 하드마스크 패턴 DI CD(이하 "DI2"라 함)의 최대값(MAX)은 0.158이고, 최소값(MIN)은 0.147로 측정되어 그 평균값(MEAN)은 0.152로 계산된다. 이와 아울러, 하드마스크 패턴 FI CD(이하 "FI2"라 함)의 최대값(MAX)은 0.155이고, 최소값(MIN)은 0.150로 측정되어 그 평균값(MEAN)은 0.152로 계산된다. DI1과 FI1의 평균값(MEAN)은 동일하다.In contrast, the maximum value MAX of the hard mask pattern DI CD (hereinafter referred to as "DI2") according to the process step of the embodiment of the present invention using # 25 is 0.158, and the minimum value MIN is measured to be 0.147. The mean value (MEAN) is calculated to be 0.152. In addition, the maximum value MAX of the hard mask pattern FI CD (hereinafter referred to as "FI2") is 0.155 and the minimum value MIN is measured as 0.150, and the average value MEAN is calculated as 0.152. The average value (MEAN) of DI1 and FI1 is the same.
즉, 종래 기술보다 본 발명이 더 나은 CD 바이어스값을 확보할 수 있다.That is, the present invention can secure a better CD bias value than the prior art.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 소정의 형태를 가진 하부구조를 형성하기 위해 포토레지스트 패턴을 형성하는 단계와, 하드마스크 패턴을 형성하는 단계와, 포토레지스트 패턴과 하드마스크 패턴에 형성된 부산물을 패키지와하여 제거하는 단계(스트립 공정 및 제 1 세정공정)와, 하부구조를 형성하는 단계와, 하부구조에 형성된 부산물을 제거하는 단계(제 2 세정공정)가 필요하게 된다. 이는, 종래의 6단계보다 1단계가감소되는 것으로서 그 만큼 공정시간이 단축됨과 아울러 공정단가가 감소되어 반도체 소자의 제조 단가를 낮출수 있다.As described above, the method of manufacturing a semiconductor device according to an embodiment of the present invention comprises the steps of forming a photoresist pattern to form a lower structure having a predetermined shape on the semiconductor substrate, and forming a hard mask pattern And removing the by-products formed in the photoresist pattern and the hard mask pattern with the package (strip process and the first cleaning process), forming a substructure, and removing the by-products formed in the substructure (second Cleaning process). This is one step is reduced compared to the conventional six steps, the process time is shortened by that much, the process cost is reduced, it is possible to lower the manufacturing cost of the semiconductor device.
따라서, 본 발명은 반도체 기판 상부에 소정의 구조를 형성하는데 있어서, 포토레지스트 패턴 및 하드마스크 패턴을 형성한 후, 포토레지스트 패턴과 하드마스크 패턴에 형성된 부산물을 제거하는 공정(스트립 공정 및 제 1 세정공정)을 하나의 식각장비내에서 시행함으로써, 공정시간이 단축됨과 아울러 공정단가가 감소되어 반도체 소자의 제조 단가를 낮출수 있다.Accordingly, in the present invention, in forming a predetermined structure on a semiconductor substrate, after forming the photoresist pattern and the hard mask pattern, a step of removing by-products formed in the photoresist pattern and the hard mask pattern (strip process and first cleaning) By performing the process) in one etching equipment, the process time can be shortened and the process cost can be reduced, thereby lowering the manufacturing cost of the semiconductor device.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0083221A KR100399925B1 (en) | 2000-12-27 | 2000-12-27 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0083221A KR100399925B1 (en) | 2000-12-27 | 2000-12-27 | Method of manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020053558A KR20020053558A (en) | 2002-07-05 |
| KR100399925B1 true KR100399925B1 (en) | 2003-09-29 |
Family
ID=27686933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0083221A KR100399925B1 (en) | 2000-12-27 | 2000-12-27 | Method of manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100399925B1 (en) |
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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