KR100390331B1 - 헤테로 구조체의 바이폴라 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 헤테로 구조체의 바이폴라 트랜지스터 제조 방법에 관한 것으로, 베이스를 두껍게 형성하고 에미터와의 접합을 자기 정렬로 형성하여 베이스의 면저항을 줄임과 동시에 고주파 잡음 지수를 감소시키고, 베이스를 열산화막으로 분리하여 베이스의 전류 주입 특성을 향상시키며, 베이스의 공핍층을 통해 누설 전류를 줄임과 동시에 항복 전압을 높이고, 베이스에 도핑된 불순물의 확산을 억제하여 고농도의 얇은 형태로 형성되도록 하여 동작 주파수를 높이는 동시에 베이스의 변조 범위를 줄임으로써 선형 동작을 개선하면서 국부적 이온주입에 의한 콜렉터의 농도분포를 조절함으로써 높은 항복전압의 소자와 낮은 항복전압의 소자를 최적의 상태로 하나의 기판에 형성할 수 있는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
Description
본 발명은 헤테로 구조체의 바이폴라 트랜지스터 제조 방법에 관한 것으로, 특히 누설전류를 줄이고 고주파동작의 신뢰성과 선형특성을 포함한 전기적 특성을 개선시킬 뿐만 아니라, 고전압소자와 저전압소자를 고집적으로 형성할 수 있는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
1957년에 최초로 SiGe을 이용해 반도체 소자를 제조하는 방법이 제시되었다. 하지만, SiGe 반도체의 물리적 특성, 에피성장에 의한 헤테로구조의 제작 방법 및 쌍극자 소자특성에 관한 이해가 부족하여 SiGe을 반도체 소자에 적용하는데 오랜 기간이 소요되었다. 1981년에 들어서, 소자에 응용이 가능한 SiGe 저온성장법이 발표되기 시작하였고, 1987년에 UHV-CVD를 개발한 Meyerson에 의하여 SiGe HBT가 정식으로 발표되었다. 그리고, 지속적인 연구개발로 1990년에는 ft가 75GHz를 돌파하였고, 1995년도에 이르러서는 Daimler-Chrysler에 의해 ft/fmax = 130/160 GHz인 고주파 특성이 발표되어 밀리미터 소자급에 HBT를 응용하는 것이 가능함을 입증해 보였다. 이러한 단위소자의 개발에 힘입어 1992년도에 SiGe BiCMOS가 개발되기 시작하였고, 1994년에 IBM은 8인치 실리콘기판에 SiGe HBT를 생산할 것임을 발표하였다. 실질적으로는, 1998년과 1999년에 걸쳐 IBM, Temic, Maxim, SGS Thomson이 LNA, Mixer, Power Amplifier, VCO등을 출하하면서 SiGe의 집적소자의 상용화가 본격화되었다.
Mbit급의 BiCMOS와 같은 고집적회로로 활용하기 위해서는 누설전류를 줄이고 신뢰성을 높여야 한다. 특히 CMOS의 공정기술과 공통으로 사용할 수 있는 기술을 개발하여 공정의 단계를 감소시키는 동시에 성능을 높이기 위해서 에피기술을 보다 더 발전시키고 소자의 구조를 개선해야 한다. 그리고, 전력증폭기 및 저잡음증폭기와 같은 응용을 위해서는 저 전압과 저 잡음 동작특성이 특별히 고려된 소자구조가 개발되어야 한다.
Si와 Ge로 구성되는 SiGe 반도체는 에너지 밴드와 운반자의 이동도와 같은 물리적 특성을 원하는 대로 조절하여 이종접합구조의 고성능 소자에 응용할 수 있으므로 많은 주목을 받아왔다. 최근에는 SiGe 이종접합 소자의 기술이 급속히 발전되면서 이종접합 쌍극자 트랜지스터(HBT; heterojunction bipolar transistor)를 이용해 광범위한 용도와 주파수 영역에서 무선통신 및 광통신에 요구되는 RF 회로를 상용화하는 단계에 이르렀다. 그 밖에도, 고속동작과 고집적화에 응용하고자 HFET(Heterostructure Field Effect Transistor), HCMOS(HeterostructureComplementary Metal-Oxide-Semiconductor) 등의 SiGe 헤테로소자들이 개발되고 있다.
실리콘반도체의 물리적 한계를 SiGe/Si 헤테로 소자구조로 극복하면서 성능을 개선시킴으로써 응용분야를 다양하게 할 수 있어 SiGe 헤테로소자의 중요성이 증대되고 있다.
SiGe HBT소자는 실리콘 헤테로소자 중에서 처음으로 상용화에 성공한 소자이며, 기술적으로 충분히 성숙되어 수율, 신뢰성, 집적화도, 생산단가 등에서 III-V화합물반도체보다 월등한 위치에 있다. 따라서, 디지탈에서 아나로그, RF, 마이크로웨이브, 그리고 광전소자에 이르기까지 다양한 SiGe 헤테로소자가 상용화에 적절한 성능으로 발표되었고, 무엇보다 1 Gbit의 집적도에 해당하는 CMOS기술과 1-12 GHz에 해당되는 HBT기술을 결합하여 제작하는 SiGe BiCMOS에 의해 시스템 온 칩(System-on-a-chip)이 가능해졌다.
SiGe이 일반적인 Si반도체에 비하여 우수한 점은 ft/fmax가 크고, 초기 전압(Early voltage)이 높으며, 베이스-에미터 접합의 정확한 조절과 베이스에 존재하는 높은 전계에 의해 전자의 이동을 가속시키는데 있다. GaAs에 비교하면, 단일 전원공급과 낮은 턴온(Turn-on) 전압에 의한 저전력 사용, 낮은 1/f 잡음, 낮은 기생특성과 경제성을 장점으로 들 수 있다.
SiGe소자의 특성은 BJT보다는 뛰어나고 III-V소자에 이르고 있어, 여러 종류의 RF소자에 유용하다. 또한, 3V 이하의 전압에서 동작이 가능하므로 단일의 이튬-이온(Lithium-Ion) 또는 세 개의 NiMH(Nikel Metal Hydride) 배터리로 구동이 가능하여 무게/크기와 함께 소비전력을 줄일 수 있고 이동통신용 단말기의 부품으로 적용하기에 적합하다.
SiGe HBT는 SiGe 에피층을 성장시켜 베이스층을 형성하다는 점에서, 일반적인 이온 주입을 통해 베이스층을 형성하는 BJT와는 다르다. HBT에서의 높은 이득은 베이스-에미터의 계면에서 밸런스 밴드의 오프-셋(Off-set)이 커서 정공의 주입을 저지함으로써 얻어지고, 전도대의 오프-셋은 작게 하여 턴온 전압을 낮추므로써 전력소모를 줄인다. 또한, 고농도로 도핑된 5 nm 내지 10 nm 두께의 베이스는 베이스의 변조를 감소시켜 선형특성을 높이고, ft를 높이며, 동시에 베이스의 저항을 낮추어 fmax도 크게 증대시킨다.
현재 SiGe HBT는 ft/fmax를 대부분 70 GHz 내지 80 GHz에 맞춰 설계하여 사용되며, 고주파 잡음지수는 2 GHz 내지 12 GHz에서 0.5 dB 내지 1 dB를 유지하여 매우 우수하다. 저주파잡음의 특성을 보면 1/f잡음에서 숏(shot) 잡음으로 넘어가는 코너주파수는 10 GHz 내지 100 GHz 동작의 경우 fc = 0.1 kHx 내지 10 kHz로 가장 낮은 값을 얻을 수 있어, SiGe HBT는 여러 반도체 중에서 오실레이터(Oscillator)를 제작함에 있어 가장 최적의 소자로 알려있다.
그러나 소자의 구조에 따라 전기적 동작특성이 영향을 받아 항복전압과, 동작속도와 잡음지수와 같은 성능이 크게 제한되기도 한다.
이하, 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 헤테로 구조체의 바이폴라 트랜지스터의 구성 및 동작 특성을 설명하기로 한다. 도 1a 내지 도 1c에 도시된 구성 요소 중 동일한 구성 요소에 대해서는 동일한 도면 부호를 적용하기로한다.
도 1a 내지 도 1c에 도시된 종래의 헤테로 구조체의 바이폴라 트랜지스터의 구성을 설명하면, 소자 분리용 접합(18) 및 LOCOS 산화막(17)에 의해 소자상 분리가 이루어지고, 실리콘 기판(11)의 소정 영역에 서브 콜렉터(12), 콜렉터 에피층(16) 및 콜렉터 에피층(16)의 소정 영역에 이온 주입을 실시하여 형성된 콜렉터 플러그(19)로 이루어지 콜렉터와, 콜렉터 에피층(16) 상에 형성된 베이스(230)와, LOCOS 산화막(17) 상의 일부에 형성된 외부 베이스(28)와, 베이스(230) 상에 형성된 에미터(26)로 이루어진다.
에미터(26) 하부의 가장자리에는 저온 산화막(24)이 형성되고, 에미터(26)의 측벽에는 측벽 산화막(29)이 형성된다. 콜렉터 플러그(19), 외부 베이스(28) 및 에미터(26)의 상부에는 샐리사이드층(31)이 형성된다.
상기의 구성으로 헤테로 구조체의 바이폴라 트랜지스터가 제조되면 전체 상부에 층간 절연막(32)을 형성한다. 이후 콜렉터 플러그(19), 외부 베이스(28) 및 에미터(26) 상부의 층간 절연막(32)을 제거하여 형성된 콘택홀에 전도성 물질을 매립하여 콘택 플러그(33)를 형성한 다음 소정의 공정을 통해 금속 배선(34)을 형성한다.
도 1a 내지 도 1c에 도시된 헤테로 구조체의 바이폴라 트랜지스터의 구성은 거의 동일하나, 구조는 차이가 있다. 이하, 구조의 차이에 따른 트랜지스터 특성을 설명하기로 한다.
도 1a를 참조하면, 바이폴라 트랜지스터의 에미터(26)-베이스(230) 접합이자기정렬로 형성되는 구조로 이루어진다. 이 소자구조는 고속동작을 위해 베이스(230) 및 외부 베이스(28)층의 두께를 얇게 형성하므로 외부베이스(28)의 저항이 높다, 또한, LOCOS 산화막(17) 상에 형성된 외부 베이스(28)의 두께가 충분하지 않아 샐리사리드층(31)을 안정적으로 형성하기가 매우 어렵고, 고주파 잡음이 높으며, 심한 경우 에미터(26)-베이스(230)가 전기적으로 쇼트(Short)되어 불량이 발생한다. 그리고, 샐리사이드층(31)으로 소모되지 않고 잔류하는 베이스층이 작아 베이스-콜렉터 사이의 베이스 누설 전류가 증가하거나, 실리사이드와 반도체 접합의 사이에 높은 전계가 인가됨으로 인하여 전계 이동(Electro-migration)이 발생되어 소자의 신뢰성이 저하된다. 더욱이, 베이스-콜렉터 접합과 샐리사이드 사이에 갭이 작아 누설전류가 증가하고, 접합특성이 불안정한 문제점을 지니고 있다.
도 1b를 참조하면, 에미터(26)를 형성하기 전에 샐리사이드층(31)을 먼저 형성하여 에미터(26)와 외부베이스(28) 사이의 간격을 줄임으로써 고속동작특성을 향상시킨다. 그러나, 에미터(26)-외부베이스(28)는 비자기정렬로 형성되므로 균일한 특성의 소자를 집적화 하는데 어려움이 있으며, Ti나 Co와 같은 샐리사이드로 사용되는 금속이 에미터 다결정을 성장하는 챔버로 노출됨에 따라 에미터-베이스 접합에 존재하는 금속에 의해 누설전류가 발생될 수 있다. 그리고, 저온 산화막(24) 내부측벽을 식각하여 베이스(230)-에미터(26) 접합창을 형성하는 과정에서 실시되는 두 차례의 건식식각으로 인하여 발생된 결정결함이 수 십 nm의 깊이까지 높은 밀도로 존재하여 베이스-에미터 접합에서 전류누설의 원인이 되는 제조공정상의 취약점을 지닌다.
도 1c를 참조하면, 바이폴라 트랜지스터의 에미터(26)를 비자기정렬로 형성하며, 베이스(230)층 아래에 에피층(23)을 성장하고 에미터(26)와 접합이 형성될 부분을 식각하거나 저온 산화막으로 선택성장하여 외부베이스(28)를 두껍게 사용할 수 있는 형태로 만든다. 이 구조는 베이스저항을 낮추고 베이스 전류의 흐름을 실리콘 베이스 에피의 식각된 형태에 따라 개량할 수 있다. 그러나, 비자기정렬로 에미터-베이스 접합이 형성되어 균일성이 떨어지고, 도 1b와 마찬가지로, 식각시 에미터-베이스 접합의 가까이에서 플라즈마의 고에너지 이온에 의해 결함이 발생되어 누설전류나 트랩을 발생시킬 수 있다.
상기와 같이, 헤테로 구조체의 바이폴라 트랜지스터의 소자구조에 따라 잡음 및 소자와 소자 사이의 상호 교란(Cross-talk)이 발생되어 신뢰성이 저하되는 문제점들로 인하여 집적화를 실현하는데 어려움이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 베이스를 두껍게 형성하고 에미터와의 접합을 자기 정렬로 형성하여 베이스의 면저항을 줄임과 동시에 고주파 잡음 지수를 감소시키고, 베이스를 열산화막으로 분리하여 베이스의 전류 주입 특성을 향상시키며, 베이스의 공핍층을 통해 누설 전류를 줄임과 동시에 항복 전압을 높이고, 베이스에 도핑된 불순물의 확산을 억제하여 고농도의 얇은 형태로 형성되도록 하여 동작 주파수를 높이는 동시에 베이스의 변조 범위를 줄임으로써 선형 동작을 개선할 수 있는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 헤테로 구조체의 바이폴라 트랜지스터 제조 방법은 서브 콜렉터 영역이 형성된 실리콘 기판 상에 서브 콜렉터보다 낮은 농도로 실리콘 에피층을 성장시켜 콜렉터를 형성하는 단계와, 실리콘 에피층 상에 콜렉터 에피층을 형성하는 단계와, 소자 분리 영역에 소자 분리막을 형성하면서 콜렉터 에피층을 분리하는 단계와, 전체 상부에 단결정 실리콘 에피층을 형성하는 단계와, 단결정 실리콘 에피층의 소정 영역을 산화시켜 단결경 실리콘 에피층으로 이루어진 외부 베이스 영역을 확정하는 단계와, 단결정 실리콘 에피층 상에 Si1-xGex에피층을 형성하는 단계와, 전체 상부에 유전체막을 형성한 후 소정 영역을 식각하여 콜렉터 에피층 상의 Si1-xGex에피층을 노출시키는 단계와, 폴리실리콘층 및 실리콘 질화막을 순차적으로 형성한 후 실리콘 질화막, 폴리실리콘층 및 유전체막을 패터닝하여 폴리실리콘층으로 이루어진 에미터를 형성하는 단계와, 에미터를 마스크로 하는 이온 주입 공정으로 Si1-xGex에피층 및 단결정 실리콘 에피층에 불순물을 주입하여 외부 베이스 및 베이스를 정의하는 단계와, Si1-xGex에피층 및 실리콘 질화막의 측벽에 측벽 산화막을 형성하는 단계와, 실리콘 질화막을 제거한 후 에미터, 상기 외부 베이스, 콜렉터 플러그 표면에 샐리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 헤테로 구조체의 바이폴라 트랜지스터를 설명하기 위한 단면도.
도 2a 내지 도 2k는 본 발명에 따른 헤테로 구조체의 바이폴라 트랜지스터 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 41 : 실리콘 기판 12, 42 : 서브 콜렉터
43 : 열산화막 44 : 콜렉터
45 : 상부 서브 콜렉터 16, 46 : 콜렉터 에피층
17, 47 : LOCOS 산화막 18, 48 : 소자 분리용 접합
19, 49 : 콜렉터 플러그 50 : 실리콘
51 : 선택적 이온 주입 콜렉터 52 : 산화막
23, 53 : 베이스 에피층 24, 54 : 저온 산화막
55 : 유전체막 26, 56 : 에미터
57 : 실리콘 질화막 28, 58 : 외부 베이스
230, 530 : 베이스 29, 59 : 측벽 산화막
60 : p타입 불순물 영역 31, 61 : 샐리사이드층
32, 62 : 층간 절연막 33, 63 : 콘택 플러그
34, 64 : 금속 배선
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2k는 본 발명에 따른 헤테로 구조체의 바이폴라 트랜지스터 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a를 참조하면, 비저항이 약 5 ohm cm 내지 8 ohm cm인 실리콘 기판(41)에 표면을 보호하기 위한 제 1 산화막(43)을 형성하고, 소정 영역에 불순물을 이온 주입한 후 드라이브-인(Drive-in) 열처리를 실시하여 서브 콜렉터(Sub-collector; 42)를 형성한다. 이때, 불순물로는 비소(As)와 인(P)을 사용한다.
상기에서, 불순물을 주입한 후 드라이브-인 열처리를 실시하므로써 서브 콜렉터(42)의 상부에는 고농도의 채널이 형성되고, 하부에는 불순물의 농도가 감소되어 실리콘 기판(41) 사이에 기생 커패시터가 형성되는 것을 억제한다.
도 2b를 참조하면, DCS또는 실레인 가스를 사용하여 APCVD법으로 n-형 불순물이 저농도로 도핑된 Si 에피층을 성장시켜 콜렉터(44)를 형성한다. 이때, Si 에피층을 성장시키기 위하여 실리콘 기판을 성장챔버에 장입하기에 전에 약 4:1의 비율로 혼합된 H2SO4/H2O2용액 및 약 100:1의 비율로 혼합된 H2O/HF 용액으로 실리콘 기판을 연속적으로 세척하여, 실리콘 기판 표면의 자연산화막과 불순물을 제거한다. 이후에 짧은 시간에 실리콘 기판의 표면으로 매우 얇게 흡착되는 자연산화막은 성장장치의 챔버에서 수소분위기로 열처리하여 제거한다.
콜렉터(44)가 형성되면, 다시 산화막(도시되지 않음)을 형성하고 패터닝한 후 불순물 이온 주입 및 드라이브-인 열처리를 실시하여 서브 콜렉터(42)의 가장자리 영역에 전류를 집속할 수 있는 상부 서브 콜렉터(Upper sub-collector; 45)를 형성하고 산화막을 제거한다.
이온주입에 의한 부분적인 전류의 흐름을 통제하고 약 10V의 높은 항복전압을 갖는 고전압 소자와 3V 대의 저 전압소자가 하나의 기판에 동시에 제작되도록 이온주입 양(Dose)을 조절한다. 또한, 불순물이 저 농도로 도핑된 콜렉터(44)를 통해 개별소자의 항복전압을 높이는데 기여함은 물론이고, 기판에서 이웃하는 소자사이에 흐르는 누설전류나 전계의 연결에 따른 간섭현상을 줄일 수 있도록 하며, 실리콘 기판(41)과 콜렉터(44) 사이의 접합에 인가되는 정전용량을 감소시켜 DC동작에서는 물론 고주파동작에서 소자 사이의 격리효과를 높인다.
상기에서, Si 에피층을 성장시키기 위한 APCVD 성장장치는 석영챔버의 위와 아래에서 텅스텐-할로겐 램프를 가열하여 급속열처리를 실시할 수 있다. 성장챔버는 한쪽 측면에서 주입된 가스가 실리콘 기판의 위를 통과하여 반대편으로 펌핑(Pumping)되는 직육면체의 구조이고, 웨이퍼를 10 rpm 내지 50 rpm으로 회전시켜 박막두께의 편차가 1% 이내인 매우 균일한 에피층을 성장시킨다. 웨이퍼를 지지하는 열판은 SiC가 코팅된 흑연판을 사용하여 불순물가스의 아웃 개싱(Out-gassing)을 방지한다. 반응가스인 SiH4, 수소가스에 희석된 GeH4, PH3, B2H6가스는 순도가 매우 높으며, 운송가스인 H2는 인-라인(In-line) 정제기를 통과시켜 공급한다.
상기에서, 콜렉터(44)는 Si 에피층으로 형성하므로 약 1100℃의 고온에서 DCS가스를 사용하여 APCVD모드로 증착한다. DCS는 약 1080℃ 이상의 온도에서 열분해 되며, 그 이상의 고온에서는 Si 에피층의 성장속도가 온도변화에 독립적이다. 그래서, Si 에피층은 DCS 소오스의 주입량에 전적으로 의존하는 디퓨젼 컨트롤(Diffusion control)모드에서 성장된다. 즉, 약 1000℃ 이하에서 DCS가 실리콘 기판에서 성장되는 전구체 탈착(Precursor mediated desorption) 모델에 의해 설명될 수 있으며, 주요 운동(Kinetic) 반응 기구는 하기의 화학식 1로 나타내어진다.
상기의 화학식 1에서 '*'는 화학적으로 흡착된 상태를 의미하며, 괄호 속의 's'와 'b'는 각각 'substrate'와 'bulk'를 의미한다. 상기의 반응기구의 활성화에너지는 약 3.8 kcal/mole로 알려져 있다. 고온에서 짧은 시간에 Si 에피층을 성장시키므로 에피층의 결정성이 우수하고 산소와 같은 불순물의 농도가 낮아 고품질의 에피층이 성장된다. Si 에피층에 n-형 불순물을 저농도로 도핑시키기 위하여 에피 성장시 보론(Boron)을 도핑하거나, 에피 성장 후 이온주입 및 열처리를 실시한다.
도 2c를 참조하면, 항복전압을 제어할 수 있을 정도의 농도로 불순물이 주입된 콜렉터 에피층(46)을 형성한다. 이후, 열산화막 및 SiN 박막(도시되지 않음)을 형성하고 서브 콜렉터(42)의 중앙 상부 및 소자 분리 영역이 노출되도록 패터닝한 다음 이를 마스크로 이용하여 소자 격리를 위한 LOCOS 산화막(47)을 약 500nm 두께 이상으로 형성한다.
이때, 소자 사이의 격리는 이온 주입으로 형성된 정션(Junction; 48)에 의한 격리와 함께 얕은 트렌치(Shallow trench)나 깊은 트렌치(Deep trench) 구조로 할 수도 있다. 단, 트렌치를 적용하는 공정의 경우 기판에 의한 기생효과를 줄이는데 매우 효과적이지만, 표면을 평탄하게 유지하기 위해 CMP가 사용되면 수율이 감소하고, 제작공정의 단가가 높아진다.
도 2d를 참조하면, LOCOS 산화막(47)에 의해 서로 격리된 콜렉터 에피층(46)의 일부에 높은 양으로 콜렉터의 금속접합을 위한 플러그(Plug) 이온주입을 실시하여 콜렉터 플러그(49)를 형성한다. LOCOS 산화막(47)과 콜렉터 에피층(46) 상부에는 50 nm 내지 200 nm의 두께로 다결정과 에피 구조의 실리콘층(50)을 증착한다. 이후, 국부적으로 콜렉터 전류의 집속이 이루어지도록 하기 위하여 이온 주입을 통해 베이스와 에미터가 형성될 영역의 콜렉터 에피층(46)에 선택적 이온 주입 콜렉터(Selective Implanted Collector; 51)를 형성한다.
이때, 실리콘층(50)을 증착하는 과정에서 LOCOS 산화막(47)과 실리콘층(50)의 계면 가까이에 발생되는 결함과 성장시 형성되는 패싯(Facet)을 조절하는 것이 중요하다. 또한 열적 부담을 줄이면서 600 ℃ 내지 700 ℃ 근처의 저온에서 양질의에피 박막이 형성되도록 하는 것이 중요하다.
도 2e를 참조하면, 전체 표면에 산화막(도시되지 않음)을 형성하고, 선택적 이온 주입 콜렉터(51)가 형성된 콜렉터 에피층(46) 상부를 포함한 주변 영역의 실리콘층(50)을 제외한 나머지 영역이 노출되도록 실리콘 질화막 패턴(도시되지 않음)을 형성한 후 열산화 공정을 통해 실리콘층(50)을 산화시켜 산화막(52)을 형성한다. 이후 인산 용액을 이용한 습식 식각으로 실리콘 질화막을 제거한다. 이로써, 선택적 이온 주입 콜렉터(51)가 형성된 콜렉터 에피층(46) 상부를 포함한 주변 영역이 산화막(52)에 의해 분리되면서 베이스 영역으로 정의된다.
도 2f를 참조하면, 잔류하는 실리콘층(50) 상에 베이스 에피층(53)을 형성한다. 이때, 베이스 에피층(53)은 SiGe 에피층을 증착하여 형성한다. SiGe 베이스 에피층(53)은 Ge의 몰분률이 사각형 또는 삼각형을 이루는 구조를 사용한다. 이때, 실리콘이 노출된 액티브(Active) 영역에는 단결정의 에피가 성장되고, LOCOS 산화막(47) 상에는 다결정의 상태로 성장된다. 기판에 성장된 베이스 에피층(53)은 광묘사패턴 작업을 완료한 후에 베이스로 사용될 영역만을 남기고 다른 부분은 건식식각으로 제거한다. 이후, 실리콘 기판에 저온 산화막(54)을 증착하여 베이스 에피층(53)의 표면을 보호한다.
베이스 에피층(53)의 성장조건은 여러 층으로 구성되는 이종접합구조의 에피층을 사용하여, 저온에서의 SiGe 에피층 성장을 통해 B의 확산을 억제하고, 에피층 성장시 주입되는 불순물인 산소의 양을 최소화한다. 일반적으로, 산소 원자가 에피층에 주입되는 농도는 약 700℃ 이하에서 가시적으로 증가하여 1019cm-3이상의 수준으로 높아질 수 있다. 실리콘의 기판표면에서의 운동(Kinetic) 반응이 대부분인 600 내지 900℃ 범위에서 이종접합구조의 에피층을 연속적으로 성장시킬 경우 SiH4가 반응하는 주된 반응기구는 하기의 화학식 2와 같다.
SiH →Si(s) + 1/2 H2
상기의 화학식 2에서 SiH4대신 GeH4을 사용할 경우에도 동일하게 적용된다.
상기의 화학식 2는 각각 고온과 저온의 성장에서 속도를 제어하는 반응으로 알려져 있다. SiH4소스와 마찬가지로 GeH4도 동일한 반응과정을 보이는데, 에피 성장을 위한 활성화 에너지는 SiH4와 GeH4의 경우 각각 1.6eV와 1.0eV이다. 따라서, GeH4를 주입하여 SiGe를 성장하는 경우 성장속도가 급격히 증가한다. 베이스 에피층(53)은 10 Torr 내지 50 Torr의 압력 및 550 ℃ 내지 700 ℃의 온도에서 10nm/min 이하의 성장률로 성장하며, 반응 가스의 흐름보다는 표면에서 가스의 분해와 흡착(Adsorption)반응에 따라 제어되는 조건을 이용한다.
베이스 에피층(53)인 SiGe 에피층의 Ge 조성은 5% 이내로 균일하여야 하고, 계면에서의 C, O의 양이 적어야 하며, 날카로운 도핑농도의 조절, 성장률(Throughput)이 높은 성장공정, 높은 열안정성(약 600℃부근에서 박막의 응력이완이나 결함발생 문제), 저 결함(고수율, 저비용), 그리고 800 ℃ 내지 1000 ℃에서의 열처리가 가능해야 한다.
이를 위하여, 약 650℃ 이하의 저온에서 SiGe 에피층을 성장시켜 SiGe 에피층(53)/실리콘층(50)의 계면확산과 B의 확산을 억제하고, 준안정한 SiGe층의 응력이완에 의한 결함이 발생되는 것을 방지한다. 그러나, 이 경우 Si의 표면확산이 충분하지 못해 결정결함을 내포하게 되거나, 자연산화막을 제거하기 위한 인-시투(In-situ) 세정 공정을 실시하기 어렵고, 성장속도가 낮으며, 고농도의 n-타입, p-타입 불순물을 인-시투(In-situ)로 도핑하기 때문에 성장 공정이 오랫동안 진행될 경우 공정의 안정성과 신뢰성 확보가 어렵다. 이러한 문제점들을 저온 성장 공정을 고진공 조건에서 실시하므로써 다소 해결할 수 있다.
또한, 에피 성장 공정시 고진공에서 모레큘러 플로우(Molecular flow)로 균일도를 높이고, 기상반응을 줄여 에피 성장이 표면반응에 의하여 제어되도록 한다. 이 경우, 저온에서 고품질의 에피성장이 가능하여 로딩 이펙트(Loading effect)를 억제하고, 결함이나 불순물의 농도를 최소화할 수 있으며, 선택적 성장(SEG)에 유리해진다.
상기와 같이, 실리콘(50) 상에 성장되는 베이스가 Si1-XGeX인 경우임계두께(hC)는 에피의 성장조건에 의존하는데, 성장온도를 저온으로 할수록 임계두께는 증가한다. 임계 두께에 관한 이론은 매우 잘 정립되어 있으며, 임계 두께의 일반식은 하기의 수학식 1과 같다.
성장온도를 낮추면 임계두께가 증가하기 시작하여 PeopleBean의 에너지밸런스의 이론을 따르며, 약 550℃ 이하의 저온에서는 임계두께가 10배 정도로 증가하여 n은 2, a는 1 및 b는 0.38의 값을 갖는다.
베이스에서의 Ge 몰분률을 삼각형이나 사각형으로 사용하는데, 삼각형의 경우는 임계두께가 증가하고 필드(Field)에 의한 전자의 가속효과가 장점이며, 사각형의 모양은 매우 얇은 베이스층으로 동작주파수를 높이는데 유리하다. 매우 얇은 베이스층은 사각형의 Ge 몰분률이 높은 층으로 샌드위치된 델타 도프트(Delta-doped) 형태를 사용한다. 높은 Ge몰분률은 B 불순물의 포화농도와 활성화도를 높여 비저항을 낮추고, 불순물이 확산되어 퍼짐으로써 일어나는 베이스 변조에 따른 비선형 동작의 정도를 줄여준다.
한편, 원하는 헤테로 소자를 제조하기 위해서는 임계두께 이하에서 에피층을성장시켜 에너지갭을 조절해야 한다. Si1-XGeX의 에너지갭은 x<0.85에서 Eg=1.155-0.43x+0.0206x2(eV), x>0.85에서 Eg=2.01-1.27x(eV)로 각각 조절된다. 단, 이완된 Si1-yGey상에 응력이 발생하는 Si1-XGeX가 성장되는 경우 Si1-yGey/Si1-xGex에서 x>y이면, 압축응력에 의해 밸런스(Valence) 밴드에 오프-셋(Off-set)이 대부분 걸려서 ㅿEv=(0.74-0.06y)(x-y)eV가 되고, x<0.6이면 인장응력이 인가되어 컨덕션(Conduction)밴드에 오프-셋이 대부분 발생되어 Ec=0.6y(eV)가 된다. 따라서, 이완된 SiGe층의 사이에서 압축응력을 받는 SiGe베이스층은 밸런스밴드의 오프-셋을 크게 하여 전도도가 증가된 전도층을 형성시키게 되며, HBT의 베이스의 밸런스 밴드에 70 meV 내지 110 meV의 오프-셋이 발생되어 정공에 대한 장벽을 높이게 되어 전류이득을 증가시킨다.
상기에서 베이스 에피층(53)을 성장시킬 때 중요한 점은 원자층의 에피성장 제어기술을 응용하여 베이스층을 다수의 이차원 도핑층으로 형성하는 것이다. 이차원 도핑의 장점으로는, Si와 SiGe 사이의 이종접합구조를 이용하여 에너지밴드가 조절되는 베이스를 사용하는데 있어서 베이스를 고농도 도핑하는 동시에 베이스 폭을 축소하여 동작속도를 높일 수 있다는 것이다. 즉, 베이스 폭을 축소하여 이득을 높이고, 턴온(Turn-on) 전압을 낮추어 고주파 전력소모를 최소화한다. 그리고, 베이스의 고농도 도핑을 통해 베이스 폭의 변조율을 작게 하여 선형성을 높인다. 이때, 에미터로부터 주입되는 전자가 콜렉터로 도달하는 시간(τec)은 ft()를결정하게 된다.
SiGe의 가장 큰 장점은 고속동작특성이 우수하다는 점이다. 또한, 하기의 수식에서 베이스의 폭을 줄여 전자가 이동하는 시간을 줄임으로써 ft를 높이고, 또한 Rb와 Cbc가 작게 설계하여 fmax를 높인다. 즉, fth=1/2π{kt/qIc(Ceb+Cbc)+τb+τe+τbc}-1이며, fmax=1/2{fth/8πRbCbc}1/2에서, Rb는 외부베이스의 저항(Rbe)과 내부베이스의 저항(Rbi)의 합이지만 Rbe<<Rbi이므로 내부베이스의 저항(1 ㏀ 내지 10 ㏀)이 대부분을 차지한다. 베이스층에서 도핑된 모양은 전자의 이동에 따른 시간소모에 직접적인 영향을 미치게 되어 ft와 fmax를 결정하게 된다. 따라서, 매우 얇은 두께의 베이스 에피층(53)에 고농도의 불순물을 균일하게 분포시키는 기술은 소자의 성능을 크게 개선시킬 수 있다. 또한, 베이스의 저항은 고주파잡음을 증가시키는 직접적인 원인이 되므로, 소자의 성능을 높이는 모든 시도는 베이스의 저항을 감소시키는 것으로부터 시작된다고 볼 수 있다.
연속 도핑으로 불순물을 도핑할 경우 불순물의 분포는 불순물의 농도가 최대치인 피크를 중심으로 완만한 기울기를 가진다. 하지만, 이차원 도핑으로 불순물을 도핑할 경우에는 후속의 열처리에 따라 불순물 농도의 분포가 제어되어 고농도의 불순물을 매우 얇은 두께에 평탄하게 분포시킬 수 있다. 한편, 이차원 도핑 공정의 불순물 농도와 위치를 조절하면 감소하는(Retrograde) 모양의 일정한 기울기를 갖는 불순물 분포를 얻을 수 있다.
상기의 방법을 이용해 베이스 에피층(53)에 도핑되는 불순물의 분포를 매우 얇은 층에서 정확하게 제어하므로써 에너지 갭(Eg)을 정확하게 제어할 수 있고 전류의 이득특성도 정확하게 제어할 수 있다. 따라서, 이차원 도핑을 이용하여 베이스에 도핑되는 불순물의 농도를 정확하게 제어하는 기술은 소자의 선형성과 신뢰성을 높이는데 크게 기여한다. 또한, 다른 형태로 에미터 접합방향으로 베이스의 농도를 높이거나, 또는 베이스의 콜렉터와 에미터의 접합부위만을 고농도로 도핑하고 나머지 베이스는 전체적으로 균일하게 유지하는 농도의 조절이 가능하여 각 접합들의 특성을 조절하고 베이스의 변조를 감소시키는 조절이 가능하다.
이러한 이차원 불순물의 분포는 베이스변조의 폭을 감소시켜서 초기(Early) 전압을 높게 유지함으로써 소자 동자의 선형성을 증대시킨다. 즉, 이차원으로 형성시킨 도핑층을 이용함으로써 균일하고 날카로운 분포나 일정한 기울기를 갖는 분포로 매우 얇은 두께의 베이스층을 형성할 수 있어 소자가 동작할 때, 베이스층에 인가되는 전계의 형태를 조절할 수 있도록 한다. 더욱이, 에미터와 베이스의 접합에 있어서 가장자리에 전계가 집중되어 콜렉터 전류가 의존하는 특성을 감소시키고, 에미터-베이스의 접합면에 콜렉터 전류가 선형적으로 제어될 수 있도록 하여 소자의 설계가 더욱 용이하다. 또한, 에미터의 둘레길이 보다는 에미터의 면적에 비례하는 콜렉터 전류의 특성을 얻을 수 있으므로 다수의 에미터로 제작하는 고전력 소자의 전력이득의 효율을 향상시킬 수 있고, 전력특성이 에미터의 면적에 비례하며, 콜렉터 전류와 전계가 가장자리로 집중되지 않도록 하여 소자의 신뢰성과 수명을 향상시킨다.
SiGe HBT의 또 다른 큰 장점으로는 실리콘 BJT에 비하여 βSiGe∝βSiexp(ㅿEg/kt)와 같이 큰 이득특성을 얻을 수 있다는 것이다. 즉, BJT의 DC전류이득은 βSi∝ND/(wbNA)와 같이 베이스 및 에미터의 도핑농도와 베이스의 폭에 의하여 결정되는데, 수식에서와 같이 SiGe HBT의 경우는 부가적으로 실리콘 에미터와 SiGe베이스 사이의 밴드갭 차이, 즉 ㅿEg(eV)=0.74XGe에 따라 200 내지 3000의 이득을 쉽게 얻을 수 있다. 특히, 아나로그 소자의 중요한 수치상 장점(Figure of Merit)인 전류이득과 초기 전압(Early voltage)의 곱(βxVA)을 25,000 이상으로 얻을 수 있는 점은 RF소자로 응용하는데 매우 중요한 장점으로 작용한다.
고속 디지털회로에서 지터잡음을 줄이거나 오실레이터(Oscillator)의 위상 잡음(Phase noise)을 줄이기 위해서는 저주파 잡음을 줄이는 것이 중요하고, ft가 높으면 고속스위치의 회로를 구성하는데 매우 유용하다.
도 2g를 참조하면, 전체 상부에 유전체막(55)을 형성한다. 유전체막(55)은 페시베이션(Passivation)이 확실하게 될 수 있도록 실리콘 산화막 및 질화막을 순차적으로 증착하여 형성한다.
BJT소자구조에서 1/f잡음은 전류소스에 따라 에미터-베이스에서 발생되는 스펙트럼밀도(SIB)와 에미터-콜렉터에서 발생되는 스펙트럼밀도(SIC)의 영향을 받지만, 베이스-콜렉터 접합에는 역방향 전압이 인가되어 누설전류가 적으므로 SIC는 무시할 수 있을 정도이다. 따라서, 에미터-베이스에서 발생되는 스펙트럼(SIB)만을 고려한다. 그리고, BJT구조에서 1/f잡음의 가장 주된 원인은 에미터 폴리와 베이스의 사이에 존재하는 산화막에 의한 것으로 알려져 있다. 입력잡음 스펙트럼 밀도(SIB)는 베이스전류의 제곱(IB 2)에 비례하고, 에미터의 면적에 역비례한다. 에미터-베이스 사이에 잔류한 자연산화막은 선형 저항특성으로 IB 2에 비례하는 잡음을 발생시키지만, 에미터-베이스 공핍층의 저항은 비선형으로 저항이 변하여 IB 2에 비례하지 않는다. 다른 잡음소스로는 제네레이션-리컴비네이션(Generation-recombination)잡음이 있으며, г= 1 내지 2인 Lorentian 스펙트럼(fг)을 따른다. 이러한 잡음은 특히 전위나 실리콘-산화막의 계면에서 발생되는 트랩핑-디트랩핑(Ttrapping-detrapping)현상에 의해 저주파 잡음이 크게 증가하여 타임 도메인(Time domain)에서 랜덤 시그널(Sandom signal)을 발생시킨다.
SiGe HBT는 베이스와 산화막 위의 다결정 외부베이스 사이에 결함이 많이 존재하여 트래핑-디트래핑 현상을 유발시켜 저주파 잡음이 발생되는 원인이 될 수 있다. 따라서, 저주파 잡음을 줄이는데 있어서 유전체막(55)을 이용한 패시베이션은 매우 중요하다.
도 2h를 참조하면, 건식 식각과 습식 식각을 통해 선택적 이온 주입 콜렉터(51) 상부의 유전체막(55) 및 저온 산화막(54)을 일부 제거한다. 이로써, 에미터가 형성될 영역의 베이스 에피층(53)이 노출된다. 전체 상부에 n-타입의 불순물이 인-시투로 도핑된 실리콘 다결정 박막 및 실리콘 질화막(57)을 순차적으로 형성한 후 에미터 마스크(도시되지 않음)를 이용한 식각 공정을 통해 실리콘 질화막(57), 실리콘 다결정 박막 및 유전체막(55)을 패터닝하여 실리콘 다결정 박막으로 이루어진 에미터(56)를 형성한다. 에미터(56)는 베이스 에피층(53)과 접촉되며, 에미터(56)의 가장 자리는 유전체막(55)과 중첩된다. 이후 에미터 마스크를 이온 주입 마스크로 이용한 이온 주입 공정을 통해 베이스 에피층(53) 및 실리콘층(50)의 노출된 영역에 p-타입의 불순물을 고농도로 주입하여 에미터-베이스 접합에 가까운 외부베이스(58) 형성하고, 에미터(56) 하부에는 실리콘층(50) 및 베이스 에피층(53)으로 이루어진 베이스(530)가 정의된다.
실리콘 다결정 박막으로 이루어진 에미터(56) 상에 형성된 실리콘 질화막(57)은 에미터(56)의 측벽에 형성할 산화막의 높이를 충분히 확보하여 후속의 선택적 실리사이드(샐리사이드) 공정에 대한 안정성을 높이고, 외부베이스(58)를 형성하기 위한 이온주입시 마스크 역할을 하여 에미터(56)의 표면부분이 p-형내지 n(-)로 변형되지 않도록 한다.
BJT에서는 에미터 성장을 위하여 수소분위기 열처리에 의한 표면산화막의 제거가 많이 사용된다. 그러나, HBT는 베이스 에피층이 파괴되지 않고 유지되는 열부담(Thermal budget) 문제로 인하여 표면의 자연산화막을 고온에서 H2환원하는 방식으로는 제거할 수 없다. 즉, 기판의 표면에 잔류하는 미량의 자연산화막을 인-시투로 완벽하게 제거하기 어렵다. 이러한, 자연산화막이 적절히 통제되지 않아 0.2nm이하의 두께로 에미터와 베이스의 계면에 자연 산화막이 잔류하면, 전류이득(gain)이 비정상적으로 높아지는 동시에 에미터 저항을 큰 폭으로 증가시키게 된다.
상기에서, 1021cm-3이상의 고농도로 주입된 에미터(56)의 불순물을 열처리로 드라이브-인(Drive-in)시켜 에미터(56)-베이스(530) 접합을 정상적인 p-n접합으로 형성한다. 이와 동시에, 드라이브-인 열처리는 에미터(56) 및 베이스(530)의 접합창을 형성하기 위한 유전체막(55) 및 저온 산화막(54)의 건식식각시 발생된 베이스(530) 표면의 결함을 어닐링(Annealing)하여 제거함과 동시에 고농도 에미터접합의 내부로 들어가게 되어 공핍층을 통한 누설전류를 최소화시킨다.
한편, 고진공의 로드-락(Load-Lock)이 있는 LPCVD나 UHVCVD는 HF처리에서 H-Si의 결합을 통해 실리콘의 표면을 보호하고, 성장전에 저온에서 표면처리하는 방법을 사용한다. 에미터(56)와 베이스(530) 사이에 존재하는 산화막은 고농도의 에미터 불순물을 이용하여 충분하게 중화(Neutralize)시킴으로써 저주파에서 트랩작용으로 발생되는 잡음을 감소시킨다.
도 2i를 참조하면, 저온 산화막을 증착한 후 건식식각을 통해 에미터(56)의 측벽에만 잔류시켜 측벽 산화막(59)을 형성한다. 이후 에미터(56)와 측벽 산화막(59)을 이용한 가기 정렬 이온주입을 통해 버즈-빅이 발생된 LOCOS 산화막(47)의 가장자리와 인접하는 콜렉터 에피층(46)에 p타입 불순물 영역(60)을 형성하여 실리콘 결정과 산화막과 베이스의 다결정 사이에 존재하는 결함이나 계면의 불안정한 트랩에 의해 전기적 특성이 저하되는 것을 방지한다.
도 2j를 참조하면, 저온 선택 성장(LT-SEG) 기술을 이용하여 외부 베이스(58)의 상부에 Si 또는 SiGe을 40 내지 200 nm두께로 선택적인 성장시켜 외부 베이스 에피층(도시되지않음)을 형성한다. 이때, 에미터(56)의 상부에는 실리콘 질화막(57)에 의해 Si 또는 SiGe이 성장되지 않는다.
이때, 외부 베이스 에피층은 약 700℃이하의 성장 온도에서 성장과 식각을 반복하는 방법으로 형성하며, 성장시에는 SiH4, GeH4및 HCl의 혼합 가스를 사용하며, 식각시에는 HCl을 사용한다. 특히, 성장시에는 650℃ 이상의 온도에서 성장률을 3nm/min 이상으로 하고, PH3과 B2H6가스를 이용하여 약 1021cm-3p타입 불순물을 도핑시킨다.
Si 및 SiGe 선택적 에피택시 증착(선택 성장)은 새로운 구조의 초고집적회로(Ultra Large Scale Integration, ULSI)를 개발하는데 있어서 중요한 기술로 떠오르고 있다. 특히, 외부 베이스(58) 상에 선택적으로 성장되므로 p형 불순물의 농도를 충분히 증가시킬 수 있고, 활성화를 위한 고온 열처리가 필요없어 후속 공정에서 접촉저항이 낮은 실리사이드 접합을 얻을 수 있다.
상기에서, 저온 성장법으로 Si과 SiGe 에피층을 외부 베이스(58) 상에 증착하는 기술은 Ti 실리사이드가 안정적으로 형성되도록 하고, 베이스의 저항을 줄이는데 매우 중요한 역할을 한다. 따라서, 이 기술은 저온에서 Si나 SiGe을 선택적으로 성장하여 에미터와 외부베이스가 자기정렬된 소자를 제작하는데 적용된다.
이후, 에미터(56) 상의 실리콘 질화막(57)을 인산용액으로 제거하고, 콜렉터플러그(49) 상부의 산화막(52)을 제거한 후 에미터(56), 외부 베이스(58) 및 콜렉터 플러그(49) 상부에 샐리사이드층(61)을 형성한다.
샐리사이층(61)은 Ti/TiN을 20/20 내지 40/40nm 두께로 증착하고 1차 급속열처리를 실시하여 C49을 형성한 후, NH4OH를 베이스로 하는 화학용액을 이용하여 실리콘 성분과 반응하지 않은 Ti/TiN막을 습식식각으로 제거하고, 2차 급속열처리를 실시하여 C54를 형성함으로써 형성된다. 이로써, 약 3 ohm/sqr 이하의 면저항을 갖는 금속막의 접합이 형성된다.
이때, 측벽 산화막(59)이 형성된 후 실리콘 질화막(57)이 제거되므로, 에미터(56)의 높이가 측벽 산화막(59)보다 낮은 상태에서 샐리사이드층(61)이 형성된다. 따라서, 에미터(56)의 좌우에 형성된 측벽 산화막(59)은 에미터(56) 상부의 샐리사이드층(61) 및 외부 베이스(58) 상부의 샐리사이드층(61)이 확실하게 분리될 수 있도록 샐리사리드 공정의 신뢰성을 향상시킬 수 있다. 그리고, 에미터(56)는 구조적으로 두께가 얇아서 전류흐름에 대한 저항이 작으며, 발생된 열이 에미터(56)상부에 형성될 에미터 금속배선을 통해 전도소멸(Dissipation)되는 효율을 높일 수 있다. 전류가 높은 전력소자의 경우에 열전도가 잘 이루어지는 구조가 되도록 에미터와 에미터의 금속배선을 설계하는 것이 중요하다.
실리사이드의 면저항을 줄이는 것은 소자의 디자인 룰을 최소화하려는 노력과 대등하게 중요하다. HBT에서 고주파 잡음의 소스는 E-B 접합과 B-C접합을 통하여 발생되는 전자-정공의 재결합(Shot noise)과 베이스 저항(Rbb')와 에미터저항(Ree')에 의한 열잡음으로 알려있다. 최소잡음지수(Minimum Noise Figure; NFmin)는 10log(Fmin)이며, 접합이 이상적인 경우(nc=ne=1), Minimum Noise Factor(Fmin)은 입력임피던스(rπ=dVbe/dIb=β/gm), r=Rbb'+Ree', fc=gπ/2πCπ=1/2πrπCπ의 함수로써, 하기의 수학식 2와 같다.
상기의 수학식 2에 따르면, 잡음지수를 줄이기 위해 기본적으로 베이스와 에미터의 저항과 콜렉터 정전용량을 감소시켜야 하며 에미터의 전류주입 효율인 이득을 높여야 한다.
도 2k를 참조하면, 전체 상부에 층간 절연막(62)을 형성한 후 샐리사이드층(61) 상부의 층간 절연막(62)을 제거하여 콘택홀을 형성한다. 콘택홀에 전도성 물질을 매립하여 콘택 플러그(63)를 형성한 후 소정의 평탄화 공정을 실시한 다음 콘택 플러그(63) 상에 소정의 패턴으로 금속 배선(64)을 형성한다.
상기에서, 샐리사이드층(61)을 이용해 금속접합으로 베이스, 에미터, 콜렉터를 형성한 SiGe HBT의 단면모양은 자기정렬되어 CMOS와 기본적으로 동일하다. 그리고, 일련의 제작공정으로 HBT와 CMOS를 집적하므로써 BiCMOS를 구현하는데 매우 적합한 구조를 갖는다.
이러한 기술을 이용하여 HBT를 제작할 경우 항복전압이 높고 소자와 낮은 소자를 하나의 기판에 집적화하기가 용이하다. 소자의 턴온(Turn-on) 전압은 약 0.05 V이하로 매우 낮고, 이득은 약 100 내지 1500로 높으며, 항복전압은 1 V 내지 9 V사이의 값을 얻을 수 있다. Gummel 특성은 베이스전압이 0.82V, 콜렉터 포화전류가 1 mA/m2이하인 특성을 얻을 수 있다.
콜렉터 전류에 대한 이득 분포의 특성에서, 넓은 콜렉터 전류의 영역에 걸쳐서 이득이 동일하게 분포하는 이상적인 특성은 매우 얇은 층에 불순물농도의 분포특성을 정확하게 조절을 하여 이종접합구조를 형성함으로써 가능하다.
상기에 설명된 소자는 1 GHz 내지 100 GHz 대의 주파수에서 적용되는 소자구조 및 소자 파라미터의 최적화, 동작특성의 신뢰성확보, 소형/고성능 수동소자의 개발, 단위기능의 RF셀 설계를 통한 고주파 집적회로개발에 응용된다.
도 2a 내지 도 2k를 통해 설명한 본 발명의 바이폴라 트랜지스터 제조 방법은 소자의 구조를 통해 종래의 문제점들을 해결하면서, 높은 항복전압의 소자와 낮은 항복전압의 소자를 하나의 기판에 집적화 하기에 최적화 되어있다.
또한, 본 발명은 소자의 제작공정이 비교적 간단하고 CMOS 소자의 제조 공정과 호환성(Compatibility)이 우수하여 SiGe BiCMOS를 구성하는데 적합하다. 특히 고속 디지털소자와 고 전압용 쌍극자전자소자를 하나의 칩에 동시에 집적화하여 디지털과 아나로그와 RF회로를 복합적으로 집적화한 시스템온칩(System on-Chip)에 적용하는데 매우 유용하다.
상술한 바와 같이, 본 발명은 기존의 SiGe HBT에서 문제점인 접합 사이에 누설전류의 흐름을 차단하고, 베이스와 콜렉터를 자기정렬시켜 외부베이스의 저항성분을 최소로 하며, 에피성장이나 제작공정을 수행할 때 재현성과 균일성을 높이는 장점을 제공한다. 그리고, 높은 항복전압의 소자와 낮은 항복전압의 소자를 하나의 기판에 집적화 하기에 최적화 되어 있다.
각 부분의 구조적 특징과 그에 따른 특성 개량 효과를 자세하게 살펴보면 다음과 같다.
첫째, 두꺼운 베이스와 에미터 접합을 자기정렬로 형성하여 베이스 면저항을 10 ohm/sq 에서 3 ohm/sq이하로 줄임으로써 고주파 잡음지수를 감소시킨다.
둘째, 베이스를 열산화막으로 분리하여 베이스의 전류 주입특성을 균일하게 함은 물론 베이스와 산화막 사이의 계면에 결함밀도를 낮추어 저주파 동작특성을 향상시킨다.
셋째, 두꺼운 베이스층에는 실리사이드 형성 후에 베이스-콜렉터 사이에 요구되는 공핍층(Depletion)층이 확보되어 베이스-콜렉터 누설전류를 줄임과 동시에 항복전압을 높인다.
넷째, 베이스에 도핑된 불순물이 확산되는 것을 억제하여 베이스가 고농도의얇은 층형태로 형성되도록 하므로써 동작주파수를 높이는 동시에 베이스의 변조범위를 줄여 선형동작 특성을 개선시킨다.
다섯째, 측벽 산화막을 이용하여 베이스와 에미터에 형성되는 샐리사이드층을 완벽하게 격리시켜 전기적으로 연결되는 것을 방지하므로써 안정된 금속-반도체 접합이 이루어 지도록 한다.
여섯째, 콜렉터의 일부분을 저농도로 도핑하고 저항이 높은 콜렉터층과 콜렉터-베이스 접합 부위를 고농도로 도핑하여 전계의 분포를 제어하고 소자간 격리가 잘 이루어지도록 함으로써 저 전압소자와 고 전압소자를 하나의 웨이퍼에 집적화하면서 밀도를 높일 수 있으며, 서브 콜렉터의 크기를 줄여 기판 사이에 기생하는 정전용량을 20% 가량 줄이는 효과를 얻을 수 있다.
Claims (13)
- 서브 콜렉터 영역이 형성된 실리콘 기판 상에 상기 서브 콜렉터보다 낮은 농도로 실리콘 에피층을 성장시켜 콜렉터를 형성하는 단계와,상기 실리콘 에피층 상에 콜렉터 에피층을 형성하는 단계와,소자 분리 영역에 소자 분리막을 형성하면서 상기 콜렉터 에피층을 분리하는 단계와,전체 상부에 단결정 실리콘 에피층을 형성하는 단계와,상기 단결정 실리콘 에피층의 소정 영역을 산화시켜 상기 단결경 실리콘 에피층으로 이루어진 외부 베이스 영역을 확정하는 단계와,상기 단결정 실리콘 에피층 상에 Si1-xGex에피층을 형성하는 단계와,전체 상부에 유전체막을 형성한 후 소정 영역을 식각하여 상기 콜렉터 에피층 상의 상기 Si1-xGex에피층을 노출시키는 단계와,폴리실리콘층 및 실리콘 질화막을 순차적으로 형성한 후 상기 실리콘 질화막, 상기 폴리실리콘층 및 상기 유전체막을 패터닝하여 상기 폴리실리콘층으로 이루어진 에미터를 형성하는 단계와,상기 에미터를 마스크로 하는 이온 주입 공정으로 상기 Si1-xGex에피층 및 상기 단결정 실리콘 에피층에 불순물을 주입하여 외부 베이스 및 베이스를 정의하는 단계와,상기 Si1-xGex에피층 및 실리콘 질화막의 측벽에 측벽 산화막을 형성하는 단계와,상기 실리콘 질화막을 제거한 후 상기 에미터, 상기 외부 베이스, 상기 콜렉터 플러그 표면에 샐리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 콜렉터는 약 1100℃의 고온에서 SiC가 코팅된 흑연판으로 이루어진 열판에 상기 실리콘 기판을 장착하여 10 내지 50rpm으로 회전시키면서, DCS또는 실레인 가스를 사용하여 APCVD법으로 n-형 불순물이 저농도로 도핑된 단결정 Si 에피를 디퓨전 컨트롤 모드에서 성장시켜 형성하는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 콜렉터를 형성한 후 이온 주입 공정을 통해 상기 서브 콜렉터의 소정 영역에 다수의 상부 서브 콜렉터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 콜렉터 에피층에는 트랜지스터의 동작 전압에 따라 항복전압을 제어할 수 있을 정도의 불순물이 주입되는 것을 트징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막을 형성한 후 소자 분리막에 의해 분리된 상기 콜렉터 에피층의 일부에 불순물을 주입하여 콜렉터 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막을 형성한 후 소자 분리막에 의해 분리된 에미터가 형성될 영역의 상기 콜렉터 에피층에 불순물을 주입하여 선택적 이온 주입 콜렉터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 Si1-xGex에피층을 형성한 후 상기 Si1-xGex에피층 상에 표면 보호용 저온 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 7 항에 있어서,상기 저온 산화막은 상기 측벽 산화막을 형성하는 과정에서 제거되는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 실리콘 산화막 및 질화막이 적층된 구조로 형성되는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 에미터를 형성한 후 상기 에미터 및 상기 베이스의 접합창을 형성하기위한 상기 유전체막 식각 공정시 발생된 상기 베이스 표면의 결함을 어닐링하여 제거함과 동시에, 고농도 에미터 접합의 내부로 들어가게 되어 공핍층을 통한 누설전류를 최소화하고, 상기 에미터에 포함된 불순물을 드라이브-인시켜 상기 에미터 및 상기 베이스 접합을 정상적인 p-n접합으로 형성하는 드라이브-열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 측벽 산화막을 형성한 후 자기 정렬 이온 주입을 통해 상기 LOCOS 산화막의 버즈빅 발생부에 불순물 주입층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 측벽 산화막을 형성한 후 상기 단결정 실리콘 에피층 상에 저온 선택법으로 Si층 및 SiGe층 중 어느 하나를 외부 베이스 에피층으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
- 제 12 항에 있어서,상기 외부 베이스 에피층은 약 700℃의 성장 온도에서 성장과 식각을 반복하는 방법을 통해 형성하되, 성장시에는 SiH4, GeH4및 HCl의 혼합 가스를 사용하여 약 650℃의 온도에서 약 3nm/min의 성장률로 PH3과 B2H6가스를 이용하여 약 1021cm-3의 p타입 불순물을 도핑시켜 40 nm 내지 200 nm두께로 형성하며, 식각시에는 HCl을 사용하는 것을 특징으로 하는 헤테로 구조체의 바이폴라 트랜지스터 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0067863A KR100390331B1 (ko) | 2001-11-01 | 2001-11-01 | 헤테로 구조체의 바이폴라 트랜지스터 제조 방법 |
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