KR100389039B1 - Non-volatile memory device and fabrication method thereof - Google Patents
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Abstract
비휘발성 메모리소자 및 그 제조방법을 제공한다. 이 비휘발성 메모리소자는 서로 다른 높이를 갖는 선택라인, 제어게이트 전극 및 주변회로 영역의 게이트 전극에 선택적으로 형성된 금속 실리사이드막을 포함한다. 이 금속 실리사이드막은 반도체기판 전면에 터널산화막, 제1 도전막, 게이트층간 유전체막, 제2 도전막 및 캐핑절연막을 차례로 적층시키고, 제1 도전막의 소정영역 및 제2 도전막의 소정영역을 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하고, 제1 및 제2 개구부가 형성된 결과물 전면에 금속막을 증착시키고, 금속막이 형성된 결과물을 열처리하여 형성한다.A nonvolatile memory device and a method of manufacturing the same are provided. The nonvolatile memory device includes a metal silicide layer selectively formed on select lines having different heights, control gate electrodes, and gate electrodes in the peripheral circuit region. The metal silicide film is formed by sequentially laminating a tunnel oxide film, a first conductive film, a gate interlayer dielectric film, a second conductive film, and a capping insulating film over the entire semiconductor substrate, and exposing a predetermined region of the first conductive film and a predetermined region of the second conductive film, respectively. A first opening and a second opening are formed, a metal film is deposited on the entire surface of the resultant formed with the first and second openings, and the resultant formed with the metal film is subjected to heat treatment.
Description
본 발명은 반도체소자 그 제조방법에 관한 것으로, 특히 비휘발성 메모리소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a nonvolatile memory device and a method for manufacturing the same.
플래쉬 메모리소자와 같은 비휘발성 메모리소자는 전원이 공급되지 않을지라도 전 상태의 데이타(previous data)가 유지되는 특성을 갖고 있다. 이에 따라, 플래쉬 메모리소자는 이동통신 단말기(mobile tele-communication system) 또는 컴퓨터의 메모리 카드 등에 널리 사용되고 있다. 특히, 고집적 플래쉬 메모리소자의 동작속도를 개선시키기 위해서는 워드라인 역할을 하는 제어게이트 전극 및 주변회로영역의 게이트 전극에 기인하는 신호지연시간(signal delay time)을 감소시키는 것이 요구된다.Non-volatile memory devices, such as flash memory devices, have a characteristic that previous data is maintained even when power is not supplied. Accordingly, flash memory devices are widely used in mobile tele-communication systems or computer memory cards. In particular, in order to improve the operation speed of the highly integrated flash memory device, it is required to reduce the signal delay time due to the control gate electrode serving as a word line and the gate electrode of the peripheral circuit region.
한편, 반도체 집적회로의 동작속도를 개선시키기 위하여 모스 트랜지스터의 게이트 전극에 폴리사이드막을 채택하는 기술이 제안된 바 있다.On the other hand, in order to improve the operation speed of a semiconductor integrated circuit, a technique of adopting a polyside film as a gate electrode of a MOS transistor has been proposed.
게이트 전극에 폴리사이드막을 채택하는 기술이 "폴리사이드 게이트 전극을 형성하는 방법"이라는 제목으로 Pan 등에 의해 미국특허 제5,869,396호에 개시되어 있다. 상기 미국특허 제5,869,396호에 따르면, 폴리실리콘 패턴을 갖는 반도체기판 전면에 절연막을 형성하고, 상기 절연막을 평탄화시키어 상기 폴리실리콘 패턴의 상부면을 노출시킨다. 다음에, 상기 노출된 폴리실리콘 패턴 상에 선택적으로 금속 실리사이드막을 형성한다. 그러나, 적층 게이트 구조(stacked gate structure)를 갖는 셀 트랜지스터 및 단일 게이트 구조(single gate structure)를 갖는 선택 트랜지스터를 포함하는 낸드형 플래쉬 메모리소자에 상기 미국특허 제5,869,396호에 개시된 기술을 적용하는 것은 어렵다. 이는, 낸드형 플래쉬 메모리소자에 있어서, 셀 트랜지스터의 제어게이트 전극의 상부면이 선택 트랜지스터의 게이트 전극의 상부면보다 높기 때문이다. 다시 말해서, 셀 트랜지스터의 제어게이트 전극 및 선택 트랜지스터의 게이트 전극을 갖는 반도체기판 전면에 절연막을 형성한 후에 상기 제어게이트 전극의 상부면이 노출될 때까지 상기 절연막을 평탄화시키면, 상기 제어게이트 전극과 인접한 선택 트랜지스터의 게이트 전극은 여전히 상기 층간절연막에 의해 덮여질 수 있다.A technique for employing a polyside film for a gate electrode is disclosed in US Pat. No. 5,869,396 by Pan et al. Entitled “Method for Forming Polyside Gate Electrode”. According to US Pat. No. 5,869,396, an insulating film is formed over the entire surface of the semiconductor substrate having the polysilicon pattern, and the upper surface of the polysilicon pattern is exposed by planarizing the insulating film. Next, a metal silicide film is selectively formed on the exposed polysilicon pattern. However, it is difficult to apply the technique disclosed in US Pat. No. 5,869,396 to a NAND type flash memory device including a cell transistor having a stacked gate structure and a selection transistor having a single gate structure. . This is because in the NAND type flash memory device, the upper surface of the control gate electrode of the cell transistor is higher than the upper surface of the gate electrode of the selection transistor. In other words, after the insulating film is formed on the entire surface of the semiconductor substrate having the control gate electrode of the cell transistor and the gate electrode of the selection transistor, the insulating film is planarized until the upper surface of the control gate electrode is exposed. The gate electrode of the select transistor can still be covered by the interlayer insulating film.
또한, 미국특허 제5,731,239호, 미국특허 제5,334,545호, 미국특허제5,447,875호 및 미국특허 제6,107,096호 역시 모스 트랜지스터의 게이트 전극 및/또는 소오스/드레인 영역에 선택적으로 금속 실리사이드막을 형성하는 기술을 개시하고 있다. 이들 미국특허들에 개시된 샐리사이드(SALICIDE; self-aligned silicide) 기술들 역시 플래쉬 메모리소자에 적용하기가 어렵다.In addition, U.S. Patent Nos. 5,731,239, 5,334,545, 5,447,875, and 6,107,096 also disclose techniques for selectively forming metal silicide films on gate electrodes and / or source / drain regions of MOS transistors. have. The self-aligned silicide (SALICIDE) techniques disclosed in these US patents are also difficult to apply to flash memory devices.
본 발명이 이루고자 하는 기술적 과제는 선택라인 및 제어게이트 전극에 저저항 금속 실리사이드막을 채택하는 비휘발성 메모리소자를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a nonvolatile memory device employing a low resistance metal silicide layer in select line and control gate electrodes.
본 발명이 이루고자 하는 다른 기술적 과제는 샐리사이드 기술을 사용하여 선택라인 및 제어게이트 전극의 저항을 최소화시킬 수 있는 비휘발성 메모리소자의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device which can minimize resistance of a select line and a control gate electrode using salicide technology.
도 1은 비휘발성 메모리소자의 대표적인 평면도이다.1 is a representative plan view of a nonvolatile memory device.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 1의 Ⅰ-Ⅰ'에 따라 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.2A, 3A, 4A, 5A, 6A, and 7A are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention in accordance with II ′ of FIG. 1.
도 2b, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 도 1의 Ⅱ-Ⅱ'에 따라 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.2B, 3B, 4B, 5B, 6B, and 7B are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention in accordance with II-II ′ of FIG. 1.
상기 기술적 과제는 적층된 게이트 구조를 갖는 비휘발성 메모리소자에 의해 제공될 수 있다. 이 비휘발성 메모리소자는 반도체기판의 소정영역에 한정된 활성영역을 포함한다. 상기 활성영역을 가로질러 선택라인 및 제어게이트 전극이 배치된다. 상기 선택라인 및 제어게이트 전극은 서로 평행하게 달린다. 상기 선택라인은 차례로 적층된 제1 폴리실리콘 패턴 및 금속 실리사이드막을 포함하고, 상기 제어게이트 전극은 차례로 적층된 제2 폴리실리콘 패턴 및 금속 실리사이드막을 포함한다. 상기 제어게이트 전극 및 상기 활성영역 사이에는 제1 폴리실리콘막으로 이루어진 부유게이트가 개재된다.The technical problem may be provided by a nonvolatile memory device having a stacked gate structure. This nonvolatile memory device includes an active region defined in a predetermined region of a semiconductor substrate. A selection line and a control gate electrode are disposed across the active region. The selection line and the control gate electrode run parallel to each other. The selection line includes a first polysilicon pattern and a metal silicide layer that are sequentially stacked, and the control gate electrode includes a second polysilicon pattern and a metal silicide layer that are sequentially stacked. A floating gate made of a first polysilicon film is interposed between the control gate electrode and the active region.
바람직하게는, 상기 금속 실리사이드막은 타이타늄 실리사이드막 또는 8족금속 실리사이드막(group-Ⅷ metal silicide layer)을 포함한다. 상기 8족 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막, 팔라디움 실리사이드막 또는 백금 실리사이드막을 포함한다.Preferably, the metal silicide film includes a titanium silicide film or a group-Ⅷ metal silicide layer. The Group 8 metal silicide film includes a cobalt silicide film, a nickel silicide film, a palladium silicide film, or a platinum silicide film.
상기 선택라인 및 상기 활성영역 사이와 상기 부유게이트 및 상기 활성영역 사이에는 터널 산화막이 개재된다. 또한, 상기 부유게이트 및 상기 제어게이트 전극 사이에는 게이트층간 유전체막이 개재된다.A tunnel oxide layer is interposed between the selection line and the active region and between the floating gate and the active region. A gate interlayer dielectric film is interposed between the floating gate and the control gate electrode.
상기 다른 기술적 과제는 적층된 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법에 의해 제공될 수 있다. 본 발명의 일 양태에 따르면, 본 발명은 반도체기판 상에 제1 도전막, 게이트층간 유전체막, 제2 도전막 및 캐핑절연막을 차례로 형성하는 것을 포함한다. 상기 캐핑절연막, 제2 도전막 및 게이트층간 유전체막을 연속적으로 패터닝하여 상기 제1 도전막의 소정영역을 노출시키는 제1 개구부를 형성한다. 또한, 상기 캐핑절연막을 패터닝하여 상기 제2 도전막의 소정영역을 노출시키는 제2 개구부를 형성한다. 여기서, 상기 제2 개구부를 형성한 후에 상기 제1 개구부를 형성할 수도 있다. 상기 제1 개구부에 의해 노출된 제1 도전막의 표면 및 상기 제2 개구부에 의해 노출된 제2 도전막의 표면에 선택적으로 금속 실리사이드막을 형성한다. 상기 금속 실리사이드막을 식각 마스크로 사용하여 상기 캐핑절연막, 제2 도전막, 게이트층간 유전체막 및 제1 도전막을 연속적으로 식각하여 상기 반도체기판의 제1 영역을 가로지르는 선택라인 및 상기 반도체기판의 제2 영역을 가로지르는 제어게이트 전극을 형성한다. 결과적으로, 상기 선택라인은 상기 제1 개구부 아래에 차례로 적층된 제1 도전막 패턴 및 금속 실리사이드막을 포함하고,상기 제어게이트 전극은 상기 제2 개구부 아래에 차례로 적층된 제2 도전막 패턴 및 금속 실리사이드막을 포함한다. 또한, 상기 제어게이트 전극 및 상기 제2 영역 사이에는 제1 도전막으로 이루어진 부유게이트가 개재된다.The other technical problem may be provided by a method of manufacturing a nonvolatile memory device having a stacked gate structure. According to one aspect of the present invention, the present invention includes sequentially forming a first conductive film, a gate interlayer dielectric film, a second conductive film, and a capping insulating film on a semiconductor substrate. The capping insulating layer, the second conductive layer, and the interlayer gate dielectric layer are successively patterned to form a first opening that exposes a predetermined region of the first conductive layer. In addition, the capping insulating layer is patterned to form a second opening exposing a predetermined region of the second conductive layer. Here, the first opening may be formed after the second opening is formed. A metal silicide film is selectively formed on the surface of the first conductive film exposed by the first opening and the surface of the second conductive film exposed by the second opening. A selection line crossing the first region of the semiconductor substrate and the second substrate of the semiconductor substrate by successively etching the capping insulating layer, the second conductive layer, the interlayer dielectric layer, and the first conductive layer using the metal silicide layer as an etching mask. A control gate electrode is formed across the region. As a result, the selection line may include a first conductive layer pattern and a metal silicide layer that are sequentially stacked below the first opening, and the control gate electrode may be sequentially stacked below the second opening. Contains the membrane. In addition, a floating gate made of a first conductive layer is interposed between the control gate electrode and the second region.
상기 금속 실리사이드막을 형성하는 공정은 상기 제1 및 제2 개구부가 형성된 결과물 전면 상에 금속막을 형성하는 것과, 상기 금속막이 형성된 결과물을 열처리하여 상기 제1 및 제2 개구부의 바닥에만 선택적으로 금속 실리사이드막을 형성하는 것과, 상기 캐핑절연막의 표면 상에 잔존하는 미반응된 금속막을 제거하는 것을 포함한다.The forming of the metal silicide film may include forming a metal film on the entire surface of the resultant product in which the first and second openings are formed, and heat treating the resultant product in which the metal film is formed to selectively form a metal silicide film only at the bottom of the first and second openings. And removing the unreacted metal film remaining on the surface of the capping insulating film.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.
도 1은 낸드형 플래쉬 메모리소자의 일반적인 평면도이다. 여기서, 참조부호 "a" 및 "b"로 표시된 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다.1 is a general plan view of a NAND flash memory device. Here, portions denoted by "a" and "b" denote cell array regions and peripheral circuit regions, respectively.
도 1을 참조하면, 반도체기판의 소정영역에 제1 및 제2 활성영역들(3a, 3b)이 배치된다. 상기 제1 활성영역(3a)은 셀 어레이 영역(a) 내에 한정되고, 상기 제2 활성영역(3b)은 주변회로 영역(b) 내에 한정된다. 상기 제1 활성영역(3a)의 상부를 가로질러 한 쌍의 평행한 선택라인들(23s, 23g)이 배치된다. 상기 선택라인들(23s, 23g) 중에 하나는 스트링 선택라인(string selection line; 23s)에 해당하고, 다른 하나는 접지 선택라인(ground selection line; 23g)에 해당한다. 이와 마찬가지로, 상기 제2 활성영역(3b)을 가로질러 게이트 전극(23p)이 배치된다.Referring to FIG. 1, first and second active regions 3a and 3b are disposed in a predetermined region of a semiconductor substrate. The first active region 3a is defined within the cell array region a, and the second active region 3b is defined within the peripheral circuit region b. A pair of parallel selection lines 23s and 23g are disposed across the upper portion of the first active region 3a. One of the selection lines 23s and 23g corresponds to a string selection line 23s and the other corresponds to a ground selection line 23g. Similarly, the gate electrode 23p is disposed across the second active region 3b.
상기 스트링 선택라인(23s) 및 접지 선택라인(23g) 사이에 복수개의 평행한 제어게이트 전극들(23c)이 배치된다. 따라서, 상기 복수개의 제어게이트 전극(23c) 역시 제1 활성영역(3a)을 가로지른다. 상기 각 제어게이트 전극(23c)은 워드라인 역할을 한다. 상기 각 제어게이트 전극(23c) 및 상기 제1 활성영역(3a) 사이에는 부유게이트(7b)가 개재된다. 상기 부유게이트(7b)는 2회의 식각공정들에 의해 형성된다. 즉, 상기 2회의 식각공정들 중에 제1 식각공정은 제1 활성영역(3a)을 덮는 부유게이트 격리 패턴(9)이 그려진 포토마스크를 사용하여 실시되고, 제2 식각공정은 상기 제어게이트 전극(23c)을 패터닝하는 동안 실시된다.A plurality of parallel control gate electrodes 23c are disposed between the string select line 23s and the ground select line 23g. Accordingly, the plurality of control gate electrodes 23c also cross the first active region 3a. Each control gate electrode 23c serves as a word line. A floating gate 7b is interposed between the control gate electrode 23c and the first active region 3a. The floating gate 7b is formed by two etching processes. That is, among the two etching processes, the first etching process is performed using a photomask on which the floating gate isolation pattern 9 covering the first active region 3a is drawn, and the second etching process is performed using the control gate electrode ( During patterning 23c).
한편, 도시하지는 않았지만, 상기 부유게이트(7b) 및 상기 제1 활성영역(3a) 사이에는 터널산화막이 개재되고, 상기 제어게이트 전극(23c) 및 부유게이트(7b) 사이에는 게이트층간 유전체막(inter-gate dielectric layer)이 개재된다. 또한, 상기 선택라인들(23s, 23g) 및 상기 제1 활성영역(3a) 사이에는 터널산화막이 개재되고, 상기 게이트 전극(23p) 및 상기 제2 활성영역(3b) 사이에는 게이트 절연막이개재된다. 상기 터널산화막 및 상기 게이트 절연막은 동시에 형성될 수 있다.Although not shown, a tunnel oxide film is interposed between the floating gate 7b and the first active region 3a, and an inter-gate dielectric film inter is formed between the control gate electrode 23c and the floating gate 7b. a gate dielectric layer). In addition, a tunnel oxide film is interposed between the selection lines 23s and 23g and the first active region 3a, and a gate insulating layer is interposed between the gate electrode 23p and the second active region 3b. . The tunnel oxide film and the gate insulating film may be simultaneously formed.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 1의 Ⅰ-Ⅰ'에 따라 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 또한, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 도 1의 Ⅱ-Ⅱ'에 따라 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 각 도면에 있어서, 참조부호 "a" 및 "b"로 표시된 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다.2A, 3A, 4A, 5A, 6A, and 7A are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention in accordance with II ′ of FIG. 1. 2B, 3B, 4B, 5B, 6B and 7B are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention according to II-II ′ of FIG. 1. In each figure, portions denoted by reference numerals "a" and "b" denote cell array regions and peripheral circuit regions, respectively.
도 2a 및 도 2b를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 복수개의 활성영역들(도 1의 3a 및 3b)을 한정한다. 상기 활성영역들(3a, 3b)중 제1 활성영역(3a)은 셀 어레이 영역(a) 내에 한정되고, 제2 활성영역(3b)은 주변회로 영역(b) 내에 한정된다. 상기 제1 및 제2 활성영역들 상에 게이트 절연막(5)을 형성한다. 여기서, 제1 활성영역 상에 형성된 게이트 절연막(5)은 통상의 방법을 사용하여 제2 활성영역 상에 형성된 게이트 절연막(5)보다 얇게 형성할 수도 있다. 상기 제1 활성영역 상의 게이트 절연막(5)은 100Å보다 얇은 터널산화막으로 형성한다. 상기 게이트 절연막(5)이 형성된 결과물 전면에 제1 도전막(7), 예컨대 제1 폴리실리콘막을 형성한다.2A and 2B, an isolation layer 3 is formed in a predetermined region of the semiconductor substrate 1 to define a plurality of active regions (3a and 3b of FIG. 1). The first active region 3a of the active regions 3a and 3b is defined within the cell array region a, and the second active region 3b is defined within the peripheral circuit region b. A gate insulating layer 5 is formed on the first and second active regions. Here, the gate insulating film 5 formed on the first active region may be formed thinner than the gate insulating film 5 formed on the second active region using a conventional method. The gate insulating film 5 on the first active region is formed of a tunnel oxide film thinner than 100 kV. A first conductive layer 7, for example, a first polysilicon layer is formed on the entire surface of the resultant in which the gate insulating layer 5 is formed.
도 3a 및 도 3b를 참조하면, 상기 제1 도전막(7)을 부유게이트 격리패턴(도 1의 9)이 그려진 포토마스크를 사용하여 패터닝하여 제1 도전막 패턴(7a)을 형성한다. 이에 따라, 상기 제1 도전막 패턴(7a)은 상기 셀 어레이 영역(a) 내의 소자분리막(3)의 일 부분을 노출시킨다. 상기 제1 도전막 패턴(7a)을 포함하는 반도체기판 전면에 게이트층간 절연막(inter-gate dielectric layer; 11), 제2 도전막(13) 및 캐핑절연막(capping insulating layer; 15)를 차례로 형성한다. 상기 제2 도전막(13)은 제2 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 캐핑절연막(15)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막(combination layer)으로 형성하는 것이 바람직하다. 상기 캐핑절연막(15) 상에 제1 포토레지스트 패턴(17)을 형성한다. 상기 제1 포토레지스트 패턴(17)은 도 1에 보여진 선택라인들(23s, 23g) 및 게이트 전극(23p)의 역패턴(reverse pattern)을 갖는 포토마스크를 사용하여 형성한다.3A and 3B, the first conductive layer 7 is patterned using a photomask on which a floating gate isolation pattern (9 in FIG. 1) is drawn to form a first conductive layer pattern 7a. Accordingly, the first conductive layer pattern 7a exposes a portion of the device isolation layer 3 in the cell array region a. An inter-gate dielectric layer 11, a second conductive layer 13, and a capping insulating layer 15 are sequentially formed on an entire surface of the semiconductor substrate including the first conductive layer pattern 7a. . The second conductive layer 13 may be formed of a second polysilicon layer, and the capping insulating layer 15 may be formed of a silicon oxide layer, a silicon nitride layer, or a combination layer thereof. A first photoresist pattern 17 is formed on the capping insulating layer 15. The first photoresist pattern 17 is formed by using a photomask having the reverse patterns of the selection lines 23s and 23g and the gate electrode 23p shown in FIG. 1.
도 4a 및 도 4b를 참조하면, 상기 제1 포토레지스트 패턴(17)을 식각 마스크로 사용하여 상기 캐핑절연막(15), 제2 도전막(13) 및 게이트층간 유전체막(11)을 식각하여 상기 제1 도전막 패턴(7a)의 소정영역을 노출시키는 제1 개구부들(18a, 18b)을 형성한다. 이들 제1 개구부들(18a, 18b)중에, 셀 어레이 영역(a) 내에 형성된 제1 개구부(18a)는 상기 제1 활성영역을 가로지르고, 주변회로 영역(b) 내에 형성된 제1 개구부(18b)는 상기 제2 활성영역을 가로지른다. 이어서, 상기 제1 포토레지스트 패턴(17)을 제거한다.4A and 4B, the capping insulating layer 15, the second conductive layer 13, and the gate interlayer dielectric layer 11 are etched using the first photoresist pattern 17 as an etching mask. First openings 18a and 18b exposing predetermined regions of the first conductive film pattern 7a are formed. Among these first openings 18a and 18b, a first opening 18a formed in the cell array region a traverses the first active region, and a first opening 18b formed in the peripheral circuit region b. Crosses the second active region. Subsequently, the first photoresist pattern 17 is removed.
도 5a 및 도 5b를 참조하면, 상기 제1 포토레지스트 패턴(17)이 제거된 결과물 상에 제2 포토레지스트 패턴(19)을 형성한다. 상기 제2 포토레지스트 패턴(19)은 도 1에 보여진 제어게이트 전극들(23c)의 역패턴을 갖는 포토마스크를 사용하여 형성한다. 상기 제2 포토레지스트 패턴(19)을 식각 마스크로 사용하여 상기 캐핑절연막(15)을 식각하여 상기 제2 도전막(13)의 소정영역을 노출시키는 제2개구부(20a)를 형성한다. 상기 제2 개구부(20a)는 제1 개구부(18a)와 평행하고, 셀 어레이 영역(a) 내에 형성된다. 상기 제2 개구부(20a)는 상기 제1 개구부들(18a, 18b)을 형성하기 전에 형성할 수도 있다.5A and 5B, a second photoresist pattern 19 is formed on a resultant from which the first photoresist pattern 17 is removed. The second photoresist pattern 19 is formed using a photomask having an inverse pattern of the control gate electrodes 23c shown in FIG. 1. The capping insulating layer 15 is etched using the second photoresist pattern 19 as an etching mask to form a second opening 20a exposing a predetermined region of the second conductive layer 13. The second opening 20a is parallel to the first opening 18a and is formed in the cell array region a. The second opening 20a may be formed before the first openings 18a and 18b are formed.
도 6a, 도 6b, 도 7a 및 도 7b를 참조하면, 상기 제2 포토레지스트 패턴(19)를 제거한 후에, 상기 노출된 제1 도전막 패턴(7a)의 표면 및 상기 노출된 제2 도전막(13)의 표면에 각각 선택적으로 제1 금속 실리사이드막(21s, 21g, 21p) 및 제2 금속 실리사이드막(21c)을 형성한다. 상기 제1 및 제2 금속 실리사이드막(21s, 21g, 21p, 21c)은 통상의 샐리사이드(SALICIDE; self-aligned silicide) 기술을 사용하여 형성한다. 상기 제1 및 제2 금속 실리사이드막(21s, 21g, 21p, 21c)은 타이타늄 실리사이드막 또는 8족 금속 실리사이드막(group-Ⅷ metal silicide layer)과 같은 금속 실리사이드막으로 형성하는 것이 바람직하다. 여기서, 상기 8족 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막, 팔라디움 실리사이드막 또는 백금 실리사이드막에 해당한다.6A, 6B, 7A, and 7B, after removing the second photoresist pattern 19, the surface of the exposed first conductive layer pattern 7a and the exposed second conductive layer ( The first metal silicide film 21s, 21g, 21p and the second metal silicide film 21c are selectively formed on the surface of 13). The first and second metal silicide layers 21s, 21g, 21p, and 21c are formed using a conventional salicide (SALICIDE) self-aligned silicide technique. The first and second metal silicide layers 21s, 21g, 21p, and 21c may be formed of a metal silicide layer such as a titanium silicide layer or a group-Ⅷ metal silicide layer. Here, the Group 8 metal silicide film corresponds to a cobalt silicide film, a nickel silicide film, a palladium silicide film, or a platinum silicide film.
상기 제1 및 제2 금속 실리사이드막(21s, 21g, 21p, 21c)이 타이타늄 실리사이드막인 경우에는, 상기 제2 포토레지스트 패턴(19)이 제거된 결과물 전면에 금속막(21), 즉 타이타늄막을 형성한다. 이어서, 상기 타이타늄막이 형성된 결과물을 제1 온도, 바람직하게는 450℃ 내지 670℃의 온도에서 열처리하여 상기 노출된 제1 도전막 패턴(7a)의 표면 및 상기 노출된 제2 도전막(13)의 표면에 C-49 상(phase)을 갖는 타이타늄 실리사이드막을 형성한다. 이때, 상기 캐핑절연막(15) 상의 타이타늄막은 상기 열처리 공정에 의해 반응하지 않는다. 상기 미반응된(unreacted) 타이타늄막을 화학용액(chemical solution), 예컨대 탈이온수(de-ionized water), 과산화수소(hydrogen peroxide; H2O2) 및 수산화 암모늄(ammonium hydroxide; NH4OH)의 혼합용액(mixture)을 사용하여 선택적으로 제거하여 상기 캐핑절연막(15)을 노출시킨다. 다음에, 상기 미반응된 타이타늄막이 제거된 결과물을 상기 제1 온도보다 높은 제2 온도, 바람직하게는 700℃ 내지 870℃의 온도에서 열처리한다. 이에 따라, 상기 C-49 상을 갖는 타이타늄 실리사이드막은 C-54 상을 갖는 타이타늄 실리사이드막으로 변환된다. 결과적으로, 타이타늄 실리사이드막의 비저항(resistivity)이 현저히 감소된다.When the first and second metal silicide films 21s, 21g, 21p, and 21c are titanium silicide films, the metal film 21, that is, the titanium film is disposed on the entire surface of the resultant product from which the second photoresist pattern 19 is removed. Form. Subsequently, the resultant product on which the titanium film is formed is heat-treated at a temperature of a first temperature, preferably 450 ° C. to 670 ° C., so that the exposed surface of the first conductive film pattern 7a and the exposed second conductive film 13 are formed. A titanium silicide film having a C-49 phase is formed on the surface. At this time, the titanium film on the capping insulating film 15 does not react by the heat treatment process. The unreacted titanium film was mixed with a chemical solution such as de-ionized water, hydrogen peroxide (H 2 O 2 ), and ammonium hydroxide (NH 4 OH). The capping insulating layer 15 is exposed by selectively removing the mixture using a mixture. Next, the resultant from which the unreacted titanium film is removed is heat-treated at a second temperature higher than the first temperature, preferably at a temperature of 700 ° C to 870 ° C. Accordingly, the titanium silicide film having the C-49 phase is converted into the titanium silicide film having the C-54 phase. As a result, the resistivity of the titanium silicide film is significantly reduced.
한편, 상기 제1 및 제2 금속 실리사이드막(21s, 21g, 21p, 21c)이 코발트 실리사이드막인 경우에는, 상기 제2 포토레지스트 패턴(19)이 제거된 결과물 전면에 금속막(21), 즉 코발트막을 형성한다. 이어서, 상기 코발트막이 형성된 결과물을 소정의 온도, 예컨대 400℃ 내지 1000℃에서 열처리하여 상기 노출된 제1 도전막 패턴(7a)의 표면 및 상기 노출된 제2 도전막(13)의 표면에 코발트 실리사이드막을 형성한다. 이때, 상기 캐핑절연막(15) 상의 코발트막은 상기 열처리 공정에 의해 반응하지 않는다. 상기 미반응된(unreacted) 코발트막을 화학용액(chemical solution), 예컨대 염산(hydrochloric acid; HCl) 및 과산화수소(hydrogen peroxide; H2O2)의 혼합용액(mixture)을 사용하여 선택적으로 제거하여 상기 캐핑절연막(15)을 노출시킨다.Meanwhile, when the first and second metal silicide films 21s, 21g, 21p, and 21c are cobalt silicide films, the metal film 21, that is, the entire surface of the resultant from which the second photoresist pattern 19 is removed, that is, Cobalt film is formed. Subsequently, a cobalt silicide is formed on the surface of the exposed first conductive layer pattern 7a and the exposed surface of the second conductive layer 13 by heat-treating the resultant product having the cobalt layer formed at a predetermined temperature, for example, 400 ° C. to 1000 ° C. To form a film. At this time, the cobalt film on the capping insulating film 15 does not react by the heat treatment process. The unreacted cobalt membrane is selectively removed using a chemical solution such as a mixture of hydrochloric acid (HCl) and hydrogen peroxide (H 2 O 2 ) to capping the capping. The insulating film 15 is exposed.
계속해서, 상기 제1 및 제2 금속 실리사이드막(21s, 21g, 21p, 21c)을 식각마스크로 사용하여 상기 노출된 캐핑절연막(15), 상기 제2 도전막(13), 상기 게이트층간 유전체막(11), 및 상기 제1 도전막 패턴(7a)을 연속적으로 식각한다. 그 결과, 상기 셀 어레이 영역(a)의 제1 금속 실리사이드막(21s, 21g) 아래 및 상기 주변회로 영역(b)의 제1 금속 실리사이드막(21p) 아래에 제1 도전막 패턴(7a')이 형성됨과 동시에, 상기 셀 어레이 영역(a)의 제2 금속 실리사이드막(21c) 아래에 제2 도전막 패턴(13c)이 형성된다. 또한, 상기 제2 도전막 패턴(13c) 및 상기 제1 활성영역(도 1의 3a) 사이에는 제1 도전막 패턴(7a)으로 이루어진 부유게이트(7b)가 형성된다.Subsequently, the exposed capping insulating layer 15, the second conductive layer 13, and the gate interlayer dielectric layer using the first and second metal silicide layers 21s, 21g, 21p, and 21c as etching masks. (11) and the first conductive film pattern 7a are continuously etched. As a result, a first conductive layer pattern 7a 'is disposed under the first metal silicide layers 21s and 21g in the cell array region a and under the first metal silicide layer 21p in the peripheral circuit region b. At the same time, the second conductive film pattern 13c is formed under the second metal silicide film 21c in the cell array region a. In addition, a floating gate 7b formed of the first conductive layer pattern 7a is formed between the second conductive layer pattern 13c and the first active region (3a of FIG. 1).
상기 제1 금속 실리사이드막(21s) 및 그 아래의 제1 도전막 패턴(7a')은 스트링 선택라인(23s)을 구성하고, 상기 제1 금속 실리사이드막(21g) 및 그 아래의 제1 도전막 패턴(7a')은 접지 선택라인(23g)을 구성한다. 또한, 상기 제2 금속 실리사이드막(21p) 및 그 아래의 제2 도전막 패턴(13c)은 제어게이트 전극(23c)을 구성하고, 상기 제1 금속 실리사이드막(21p) 및 그 아래의 제1 도전막 패턴(7a')은 주변회로 영역(b)의 게이트 전극(23p)을 구성한다. 결과적으로, 상기 스트링 선택라인(23s), 상기 접지 선택라인(23g) 및 상기 제어게이트 전극(23c)은 상기 셀 어레이 영역(a) 내의 제1 활성영역(도 1의 3a)을 가로지르고, 상기 게이트 전극(23p)은 상기 주변회로 영역(b)의 제2 활성영역(도 1의 3b)을 가로지른다. 여기서, 상기 셀 어레이 영역(a) 내에 차례로 적층된 부유게이트(7b), 게이트층간 유전체막(11), 제어게이트 전극(23c)는 게이트 패턴을 구성한다.The first metal silicide film 21s and the first conductive film pattern 7a 'below it constitute a string select line 23s, and the first metal silicide film 21g and the first conductive film below it. The pattern 7a 'constitutes a ground select line 23g. In addition, the second metal silicide layer 21p and the second conductive layer pattern 13c below constitute the control gate electrode 23c, and the first metal silicide layer 21p and the first conductive layer thereunder. The film pattern 7a 'constitutes the gate electrode 23p of the peripheral circuit region b. As a result, the string select line 23s, the ground select line 23g, and the control gate electrode 23c cross the first active region (3a of FIG. 1) in the cell array region a. The gate electrode 23p crosses the second active region (3b of FIG. 1) of the peripheral circuit region b. Here, the floating gate 7b, the gate interlayer dielectric film 11, and the control gate electrode 23c sequentially stacked in the cell array region a constitute a gate pattern.
이어서, 통상의 방법을 사용하여 상기 스트링 선택라인(23s), 접지선택라인(23g), 게이트 전극(23p) 및 게이트 패턴의 측벽에 스페이서(25)를 형성한다. 또한, 상기 스트링 선택라인(23s), 접지 선택라인(23g), 게이트 전극(23p) 및 게이트 패턴의 양 옆에 위치한 활성영역(도 1의 3a 및 3b)에 소오스/드레인 영역(27)을 형성한다.Subsequently, a spacer 25 is formed on the sidewalls of the string select line 23s, the ground select line 23g, the gate electrode 23p, and the gate pattern using a conventional method. In addition, source / drain regions 27 are formed in active regions (3a and 3b of FIG. 1) positioned at both sides of the string select line 23s, the ground select line 23g, the gate electrode 23p, and the gate pattern. do.
상술한 바와 같이 본 발명에 따르면, 서로 다른 높이를 갖는 선택라인, 제어게이트 전극 및 게이트 전극에 선택적으로 금속 실리사이드막을 형성할 수 있다. 이에 따라, 플래쉬 메모리소자의 동작 속도를 향상시킬 수 있다.As described above, according to the present invention, the metal silicide layer may be selectively formed on the selection line, the control gate electrode, and the gate electrode having different heights. Accordingly, the operating speed of the flash memory device can be improved.
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