KR100388298B1 - 반도체패키지용 섭스트레이트 - Google Patents

Abstract

이 발명은 반도체패키지용 섭스트레이트에 관한 것으로, 섭스트레이트 상태에서 각각의 반도체패키지에 대한 전기적 테스트를 수행할 수 있도록, 본드핑거 및 볼랜드를 포함하는 다수의 회로패턴이 어레이(Array)되어 하나의 반도체패키지로 제조 가능한 유닛이 형성되고, 상기 유닛은 일정 거리 이격된 채 다수의 행과 열을 가지며 적어도 하나 이상의 군(群)을 이루며, 상기 각 유닛의 모든 회로패턴에 각각 연결된 채 상기 유닛과 유닛 사이에 다수의 도금라인이 형성되어 있되, 상기 도금라인은 적어도 하나 이상의 공통영역에 일정부분이 모두 포함되어, 상기 공통영역을 펀칭, 드릴링 또는 레이저로 제거시 상기 모든 유닛이 전기적으로 독립되도록 형성된 것을 특징으로 함.

Description

반도체패키지용 섭스트레이트{Substrate for semiconductor package}

본 발명은 반도체패키지용 섭스트레이트에 관한 것으로, 더욱 상세하게 설명하면 봉지 공정 완료후 섭스트레이트 상태에서 각각의 반도체패키지에 대한 전기적 테스트를 수행할 수 있도록 한 반도체패키지용 섭스트레이트에 관한 것이다.

통상 반도체패키지용 섭스트레이트라 함은 반도체칩 및 마더보드 상호간의 전기적 신호를 중개해주는 역할과, 상기 반도체칩이 일정 형태로 마더보드상에서 고정 및 보호되도록 하는 역할을 한다. 이러한 섭스트레이트는 통상 인쇄회로기판, 써킷필름, 써킷테이프 등으로 분류되며, 리드프레임도 이에 포함된다 할 수 있다.

한편, 상기와 같은 섭스트레이트는 반도체패키지의 생산성을 향상시키기 위해, 보다 많은 반도체칩을 탑재할 수 있도록 설계되고 있는데, 최근에는 상기 반도체칩이 탑재되는 유닛이 다수의 행과 열을 갖는 매트릭스 타입으로 제조되고 있는 추세이다.

이러한 섭스트레이트(10')의 통상적인 구조를 도1a 및 도1b를 참조하여 설명하면 다음과 같다.

먼저 도1a에 도시된 바와 같이 다수의 유닛(4)(하나의 반도체칩이 탑재되고, 제조 공정 완료후에는 하나의 반도체패키지로 분리되는 유닛)이 일정거리 이격된 채 다수의 행과 열을 가지며 어레이(Array) 되어 있다. 이와 같이 다수의 유닛(4)이 어레이된 한 묶음을 여기서는 군(群)(6)으로 정의한다.

또한, 상기 군(6)은 다수개가 일렬로 연결되어 소위 하나의 섭스트레이트(10')를 이루고 있으며, 각 군(6)의 일측에는 다수의 정전기 방지 수단(9)이 형성되어 있다.

한편, 도1b를 참조하면 상기 각각의 유닛(4)에 다수의 볼랜드(1)(제조 공정중 도전성볼이 융착되는 영역) 및 본드핑거(2)(제조 공정중 도전성와이어가 본딩되는 영역)가 형성되어 있으며, 상기 각 볼랜드(1) 및 본드핑거(2)는 도전성의 회로패턴(3)으로 연결되어 있다. 또한, 상기 모든 회로패턴(3)은 제1도금라인(5a)에 연결되어 있으며, 상기 제1도금라인(5a)은 각 유닛(4)의 외주연으로 연장되어 있다. 도1b중 군(群)(6)은 도1a와 다르게 네 개의 유닛(4)을 지칭한다.

상기 각 유닛(4)의 외주연에 형성된 모든 제1도금라인(5a)은 통상 상기 모든 유닛(4)의 외측에 형성된 대략 사각라인 모양의 제2도금라인(5b)에 연결되어 있다. 또한, 상기 유닛(4)과 유닛(4) 사이에도 제3도금라인(5c)이 형성되어 있으며, 이는 상기 제1도금라인(5a) 및 제2도금라인(5b)과 연결되어 있다. 더불어, 상기 제2도금라인(5b) 또는 제3도금라인(5c)은 상기 정전기 방지 수단(9)에 연결되어 있기도 하다.

상기와 같이 제1,2,3도금라인(5a,5b,5c)이 형성된 이유는 섭스트레이트(10')의 제조 공정중 상기 본드핑거(2), 볼랜드(1) 및 정전기 방지 수단(9)에 일정 두께의 금속(예를 들면, 금(Ag),은(Au) 또는 니켈(Ni) 등등)을 전해 도금하기 위해 형성된 것이다.

여기서, 상기 본드핑거(2), 볼랜드(1), 정전기 방지 수단(9), 제1,2,3도금라인(5a,5b,5c) 등은 모두 열경화성 수지층(8)의 표면 또는 내측에 형성되어 있다. 또한 상기 본드핑거(2)가 수지층(8) 상면으로 노출되어 있을 경우, 상기 볼랜드(1)는 수지층(8) 하면으로 노출되어 있다. 물론, 상기 정전기 방지 수단(8)도수지층(8)의 외부로 노출되어 있으며, 이를 제외한 상기 회로패턴(3), 제1,2,3도금라인(5a,5b,5c)은 통상 커버코트(도시되지 않음)로 코팅되어 있거나 또는 수지층(8) 내측에 형성되어 있다.

이러한 구조의 섭스트레이트(10')는 각 군(6)의 각 유닛(4)에 반도체칩 탑재, 와이어 본딩, 몰딩, 도전성볼 융착 및 소잉 단계를 통하여 낱개의 반도체패키지로 완성된다. 상기와 같이 낱개의 반도체패키지로 완성된 후에는, 통상 상기 반도체패키지가 목적하는 전기적 기능을 정확히 수행하는지, 전기적 테스트를 수행한다. 즉, 완성된 반도체패키지를 테스트 소켓(Test Socket)에 하나씩 결합한 후, 각종 전기적 테스트를 수행하게 된다.

그러나, 이러한 테스트는 상기 섭스트레이트에서 모든 반도체패키지가 분리되고, 상기 분리된 반도체패키지 각각에 대하여 수행됨으로써 비용 및 시간에 있어 대단히 불리하다. 즉, 하나의 섭스트레이트에서 제조된 모든 반도체패키지를 테스트하는데 있어, 시간이 오래 소비되고 따라서 비용이 상승하는 문제가 있다.

한편, 이러한 단점을 극복하기 위해 상기 섭스트레이트에서 각 유닛의 경계 부분을 할프에칭(Half Etching)함으로써, 모든 제1,2,3도금라인이 전기적으로 독립되도록 한 상태에서 전기적 테스트를 수행하는 방법이 알려져 있으나, 이는 상기 할프에칭 공정이 추가됨으로써, 제조 공정이 복잡해짐은 물론, 비용이 더욱 상승하는 문제가 있어 실효성이 별로 없다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체패키지의 제조 공정중 섭스트레이트에 형성된 모든 유닛을 용이하게 전기적으로 독립시킬 수 있도록 함으로써, 섭스트레이트 상태에서 모든 유닛의 전기적 테스트가 가능한 반도체패키지용 섭스트레이트를 제공하는데 있다.

도1a는 종래 반도체패키지용 섭스트레이트의 일부를 도시한 평면도이고, 도1b는 도1a의 A부를 확대 도시한 평면도이다.

도2a 및 도2b는 본 발명에 의한 반도체패키지용 섭스트레이트의 한 실시예를 도시한 부분 평면도이다.

도3은 본 발명에 의한 반도체패키지용 섭스트레이트의 다른 실시예를 도시한 부분 평면도이다.

- 도면중 주요 부호에 대한 설명 -

10; 섭스트레이트 1; 볼랜드

2; 본드핑거 3; 회로패턴

4; 유닛 5; 도금라인

6; 군(群) 7; 공통영역

8; 수지층 9; 정전기 방지 수단

11; 컷팅라인

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 섭스트레이트는 본드핑거 및 볼랜드를 포함하는 다수의 회로패턴이 어레이(Array)되어 하나의 반도체패키지로 제조 가능한 유닛이 형성되고, 상기 유닛은 일정 거리 이격된 채 다수의 행과 열을 가지며 적어도 하나 이상의 군(群)을 이루며, 상기 각 유닛의 모든 회로패턴에 각각 연결된 채 상기 유닛과 유닛 사이에 다수의 도금라인이 형성되어 있되, 상기 도금라인은 적어도 하나 이상의 공통영역에 일정부분이 모두 포함되어, 상기 공통영역을 펀칭, 드릴링 또는 레이저로 제거시 상기 모든 유닛이 전기적으로 독립되도록 형성된 것을 특징으로 한다.

여기서, 상기 도금라인은 상기 공통영역 내측에서 상호 연결될 수 있다.

또한, 상기 공통영역은 상기 모든 유닛의 외주연에 각각 형성될 수 있다.

더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 섭스트레이트는 본드핑거 및 볼랜드를 포함하는 다수의 회로패턴이 어레이(Array)되어 하나의 반도체패키지로 제조 가능한 유닛이 형성되고, 상기 유닛은 일정 거리 이격된 채 다수의 행과 열을 가지며 적어도 하나 이상의 군(群)을 이루며, 상기 각 유닛의 모든 회로패턴에 각각 연결된 채 상기 군(群)의 외주연까지 도금라인이 형성되며, 상기 군의 외주연에는 컷팅라인이 형성되어 상기 컷팅라인을 소잉(Sawing)시상기 군(群) 내측의 모든 유닛이 전기적으로 독립되도록 형성된 것을 특징으로 한다.

여기서, 상기 도금라인은 상기 컷팅라인 내측에서 각각 전기적으로 독립되도록 형성된다.

상기와 같이 하여 본 발명에 의한 반도체패키지용 섭스트레이트는 다수의 도금라인이 일정넓이의 공통영역에 집중됨으로써, 상기 공통영역을 펀칭, 드릴링 또는 레이저로 제거하게 되면, 낱개의 반도체패키지로 제조되는 모든 유닛이 전기적으로 독립하게 된다. 따라서, 상기 섭스트레이트 상태에서 모든 유닛의 전기적 테스트를 신속하게 수행할 수 있게 된다.

더불어, 컷팅라인 내측에서는 모든 도금라인이 전기적으로 독립되도록 형성됨으로서, 상기 컷팅라인을 소잉하게 되면, 그 컷팅라인 내측의 모든 유닛이 전기적으로 독립되고, 따라서 다수의 유닛에 대한 전기적 테스트를 신속하게 수행할 수 있게 된다.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도2a 및 도2b는 본 발명에 의한 반도체패키지용 섭스트레이트의 한 실시예를 도시한 부분 평면도이다.

도시된 바와 같이 본드핑거(2) 및 볼랜드(1)를 포함하는 다수의 회로패턴(3)이 어레이(Array)되어 하나의 반도체패키지로 제조 가능한 유닛(4)이 형성되고, 상기 유닛(4)은 일정 거리 이격된 채 다수의 행과 열을 가지며 적어도 하나 이상의 군(6)(群)을 이룬다. 상기 각 유닛(4)의 외주연에는 상기 볼랜드(1) 및 본드핑거(2)의 전해 도금을 위해, 상기 각 회로패턴(3)에 연결된 제1도금라인(5a)이 형성되어 있다. 이와 같은 구조는 종래와 동일하다.

단, 본 발명은 상기 제1도금라인(5a)의 일정 부분이 각 유닛(4)의 외주연에 소정넓이로 형성된 공통영역(7) 내측에 모두 포함되도록 형성된 것이 특징이다. 즉, 상기 공통영역(7)을 펀칭(Punching), 드릴링(Drilling) 또는 레이저(Laser)로 제거하게 되면, 상기 각각의 유닛(4)이 모두 전기적으로 독립하게 된다.

여기서, 상기 제1도금라인(5a)은 상기 공통영역(7) 내측에서만 상호 연결되도록 형성함이 바람직하다. 즉, 어느 하나의 유닛(4)에서 연장된 제1도금라인(5a)과 다른 유닛(4)에서 연장된 제1도금라인(5a)은 상기 공통영역(7) 내측에서 상호 연결되도록 함이 바람직하다. 또한, 종래와 같이 상기 유닛(4) 사이에 별도의 제3도금라인(5c)이 더 형성되어 있으며, 이 제3도금라인(5c) 역시 상기 공통영역(7)을 통과한다. 더불어, 상기 군(6)의 최외곽에 형성된 제2도금라인(5b) 역시 상기 공통영역(7)을 통과한다.

비록, 도2a에서 유닛(4) 사이에 형성된 제2도금라인(5b)은 상기 공통영역(7) 외측에서도 상호 교차되는 부분이 있기는 하지만, 이는 상기 공통영역(7)의 제거시 어떠한 전기적 역할도 하지 못한다.

또한, 도2a에 도시된 바와 같이, 상기 공통영역(7)은 대략 사각의 유닛(4) 외주연에 각각 한 개씩 형성되어 있으나, 이러한 공통영역(7)의 개수 및 그 형성위치는 여러 가지로 변경 가능함을 알 수 있다. 중요한 것은 다수의 제1,2,3도금라인(5a,5b,5c)이 일정넓이의 공통영역(7) 내측에 위치하도록 형성함과 동시에, 상기 공통영역(7)의 외주연에서는 상기 제1도금라인(5a)이 상호 연결되지 않도록 설계하는 것이다.

다음으로 도2b에서와 같이 상기 공통영역(7)은 다수의 유닛(4)으로 이루어진 군(6)(群) 외측에 오직 한개 만이 형성될 수도 있다. 이때 상기 각 유닛(4)으로부터의 제1도금라인(5a)은 상기 공통영역(7)까지 독립적으로 연장되어 있어야 한다. 또한, 상기 제1도금라인(5a)은 상기 공통영역(7) 내측에서 상호 연결될 수 있다.

도면에서는 군(6)(群)의 외주연에 형성된 제2도금라인(5b) 역시 상기 공통영역(7)을 통과한다.

상기와 같은 구조 역시, 상기 공통영역(7)을 펀칭, 드릴링 또는 레이저로 제거하게 되면 상기 모든 제1,2도금라인(5a,5b)들이 전기적으로 독립되고, 따라서 모든 유닛(4)들도 전기적으로 독립되기 때문에 섭스트레이트상에서 유닛(4)의 전기적 테스트가 가능하게 된다.

도3은 본 발명에 의한 반도체패키지용 섭스트레이트의 다른 실시예를 도시한 부분 평면도이다.

본드핑거(2) 및 볼랜드(1)를 포함하는 다수의 회로패턴(3)이 어레이(Array)되어 하나의 반도체패키지로 제조 가능한 유닛(4)이 형성되고, 상기 유닛(4)은 일정 거리 이격된 채 다수의 행과 열을 가지며 적어도 하나 이상의 군(6)(群)을 이룬다.

상기 각 유닛(4)의 모든 회로패턴(3)에 각각 연결된 채 상기 군(6)(群)의 외주연까지는 제1도금라인(5a)이 형성되어 있으며, 상기 제1도금라인(5a)은 상기 군(6)(群) 외측의 제2도금라인(5b)에 모두 연결되어 있다.

한편, 상기 제2도금라인(5b)과 상기 군(6)(群)의 외주연 사이에는 컷팅라인(11)이 더 형성되어 있다. 즉, 각 유닛(4)상에서 모든 반도체패키지의 제조 공정이 완료되고, 상기 컷팅라인(11)을 펀치나 레이저 등으로 소잉하게 되면, 상기 군(6)(群) 내측의 모든 유닛(4)은 전기적으로 독립된다. 따라서, 상기와 같은 경우에도 상기 군(6)(群) 내측의 유닛(4)을 각각 전기적으로 테스트하는 것이 가능하게 된다. 여기서, 상기 컷팅라인(11)은 일정한 물질로 형성할 수도 있고, 아니면 가상의 라인으로 볼 수도 있다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.

따라서, 본 발명에 의한 반도체패키지용 섭스트레이트는 다수의 도금라인이 일정넓이의 공통영역에 집중됨으로써, 상기 공통영역을 펀칭, 드릴링 또는 레이저로 제거하게 되면, 낱개의 반도체패키지로 제조되는 모든 유닛이 전기적으로 독립되고, 따라서, 상기 섭스트레이트 상태에서 모든 유닛의 전기적 테스트가 가능한 효과가 있다.

또한, 컷팅라인 내측에서는 모든 도금라인이 전기적으로 독립되도록 형성됨으로써, 상기 컷팅라인을 소잉하게 되면, 그 컷팅라인 내측의 모든 유닛이 전기적으로 독립되고, 따라서 다수의 유닛에 대한 전기적 테스트를 신속하게 수행할 수 있는 효과가 있다.

Claims (5)

1. (정정) 본드핑거 및 볼랜드를 포함하는 다수의 회로패턴이 어레이(Array)되어 하나의 반도체패키지로 제조 가능한 유닛이 형성되고, 상기 유닛은 일정 거리 이격된 채 다수의 행과 열을 가지며 적어도 하나 이상의 군(群)을 이루며, 상기 각 유닛의 모든 회로패턴에 각각 연결된 채 상기 유닛과 유닛 사이에 다수의 도금라인이 형성되어 있되, 상기 도금라인은 방사상으로 적어도 하나 이상의 원형 공통영역에 모두 연결되고, 또한 상기 공통영역은 상기 모든 유닛의 4방향 외주연에 각각 형성되어, 상기 공통영역을 펀칭, 드릴링 또는 레이저로 제거시 상기 모든 유닛이 전기적으로 독립되도록 형성된 것을 특징으로 하는 반도체패키지용 섭스트레이트.
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