KR100386030B1 - 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한방법 - Google Patents

전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한방법 Download PDF

Info

Publication number
KR100386030B1
KR100386030B1 KR10-2000-7003499A KR20007003499A KR100386030B1 KR 100386030 B1 KR100386030 B1 KR 100386030B1 KR 20007003499 A KR20007003499 A KR 20007003499A KR 100386030 B1 KR100386030 B1 KR 100386030B1
Authority
KR
South Korea
Prior art keywords
pulse width
gray scale
pulse
field emission
emission display
Prior art date
Application number
KR10-2000-7003499A
Other languages
English (en)
Other versions
KR20010030841A (ko
Inventor
쳉강. 자이
로버트 티. 스미쓰
로돌포. 루체로
Original Assignee
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드 filed Critical 모토로라 인코포레이티드
Publication of KR20010030841A publication Critical patent/KR20010030841A/ko
Application granted granted Critical
Publication of KR100386030B1 publication Critical patent/KR100386030B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

전계 방출 디스플레이(50)에서 그레이 스케일을 제공하기 위한 방법은, 비-이상적인 전계 방출 디스플레이 및 이에 대응하는 이상적인 전계 방출 디스플레이에 대한 총 전하 응답 대 구동 펄스의 펄스 폭의 비의 그래프(100, 200) 사이의 펄스 폭 간격(115)과 동일한 펄스 폭을 갖는 제 1 구동 펄스(214)를 제공하는 단계를 포함한다. 펄스 폭 간격(115)은, 두 그래프(100, 200)가 일반적으로 평행한 영역에서 두 그래프(100, 200)사이의 수평 거리이다. n번째 그레이 스케일 레벨에 해당하는 n번째 구동 펄스의 펄스 폭(tn)은로 주어지고, 여기서 t1은 제 1 구동 펄스(214)의 펄스 폭이고, N은 그레이 스케일 레벨의 총수이며, tN은 N번째 구동 펄스의 펄스 폭이다.

Description

전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한 방법{METHOD FOR PROVIDING A GRAY SCALE IN A FIELD EMISSION DISPLAY}
종래의 기술에서, 밝기에 비례하는 진폭을 갖는 구동 전압 신호를 제공함으로써 디스플레이 장치에서 그레이 스케일을 실현하는 것이 알려져 왔다. 비록 이러한 아날로그 조정 방식이 다른 디스플레이 장치에는 성공적으로 사용되었지만, 전계 방출 디스플레이 장치에 사용하는데는 실용적이지 않다. 전계 방출 어레이(array)의 장치 특성에 기인하여, 전자 방출의 균일성(uniformity)은 일반적으로 더 낮은 방출 전류와 이에 상응하는 더 낮은 구동 전압에서 저하된다.
이러한 균일성 문제를 완화하기 위해서, 전계 방출 디스플레이는 균일성 문제를 개선하기에 충분히 높은 값을 갖는 구동 전압으로 구동된다. 그리하여 그레이 스케일(gray scale) 레벨은, 펄스 폭이 그레이 스케일 레벨(n)에 비례하도록 정전압 구동 신호의 펄스 폭을 조정함으로써 실현된다. 비례 상수는 그레이 스케일 펄스 증분과 같다. 그레이 스케일 펄스 증분은 먼저 최대 펄스 폭을 결정함으로써 계산되고, 상기 최대 펄스 폭은 디스플레이의 최대 밝기에 해당하는 펄스 폭이다. 그레이 스케일 펄스 증분은 최대 펄스 폭을 희망하는 그레이 스케일 레벨의 수로 나눔으로써 계산된다.
일반적인 전계 방출 디스플레이에 대해서, 최대 펄스 폭은 약 35 ㎲이다. VGA 디스플레이의 256 그레이 스케일 레벨 특성을 얻기 위해서, 그레이 스케일 펄스 증분은 35 ㎲를 256으로 나눈 값 즉 0.14 ㎲와 같다. 이것은 매우 짧은 펄스이다. 상기 종래 기술 방식에 따라서, n번째 그레이 스케일 레벨은 n 배된 그레이 스케일 펄스 증분과 같은 펄스 폭을 갖는 펄스로 디스플레이를 구동함으로써 얻어진다. 낮은 n에 대해서, 구동 펄스의 펄스 폭은 디스플레이의 픽셀 RC 시정수내에 있을 수 있다. 이것은, 구동 신호가 임의의 픽셀에 도달할 때, 상기 구동 신호를 상당히 왜곡시킨다. 낮은 펄스 폭에서의 상당한 신호 왜곡 때문에, 구동 신호의 펄스 폭에 따른 밝기 응답은 낮은 펄스 폭에서 비선형적이다. 이것은 결국, RC 시정수가 0 인 이상적인 디스플레이의 밝기 응답에서 상당히 벗어난 밝기 응답이 된다. 종래 기술은 그레이 스케일 레벨의 총수를 감소시킴으로써 이러한 문제를 해결하려고 하였다. 이것은 디스플레이 영상의 질을 저하시킨다.
전계 방출 디스플레이 장치에서 각 전자 이미터는 하나의 콘덴서로서 설계될 수 있고, 밸러스트(ballast) 저항과 같은 상호 연결은 하나의 저항으로서 설계될 수 있다. 이러한 디스플레이는 분산된 저항-용량성 네트워크로서 설계될 수 있기 때문에, 각 주소 지정된 열과 행은 고유의 저항-용량성 시정수를 갖는다. 하나의 신호로 열 혹은 행의 한 종단을 구동하는 것은, 일반적으로 상기 신호가 디스플레이를 가로질러 순환함에 따라 점점 필터링(filtering)되는 결과를 초래한다. 주어진 열 혹은 행에 따라서 픽셀에서의 신호는 입력된 구동 신호와는 다를 것이다. 이러한 손실 효과는 그레이 스케일의 더 낮은 종단에서 가장 분명하고, 여기서 구동 펄스는 가장 짧다.
전계 방출 장치의 픽셀에 대한 RC 시정수는 수 백 ㎱에서 수 ㎲에 이를 수 있고, 픽셀 당 저항과 정전 용량과 같은 장치 파라미터의 함수이다. 예를 들어, 픽셀 당 저항{1MΩ}과 픽셀 당 정전 용량(3pF)에 대해서, 각각의 픽셀 RC 시정수는 3 ㎲이다. 0.14 ㎲의 그레이 스케일 펄스 증분이 주어진다면, 그레이 스케일 레벨의 50 % 이상이 최종 펄스 왜곡에 의해 영향을 받는다. 펄스 왜곡이 픽셀 RC 시정수를 낮추도록 디스플레이 구조를 최적화 함으로써 개선될 수 있는 반면, 심지어 매우 낮은 픽셀 RC 시정수도 처음 몇 레벨에서 결국 그레이 스케일 왜곡을 야기한다.
따라서, 높은 수의 그레이 스케일 레벨을 제공하는, 전계 방출 디스플레이 장치에서 그레이 스케일을 얻기 위한 개선된 방법의 필요성이 존재한다.
본 발명은 전계 방출 디스플레이 분야에 관한 것으로, 특히, 전계 방출 디스플레이에서 그레이 스케일을 실현하기 위한 방법에 관한 것이다.
도 1은 본 발명의 방법과 함께 사용하기 위한 종래 기술의 전계 방출 장치의 단면도.
도 2는 전계 방출 디스플레이의 총 전하 응답 대 상기 디스플레이에 인가되는 구동 펄스 신호의 펄스 폭의 비를 나타내는 그래프.
도 3은 본 발명에 따른 제 1 그레이 스케일 레벨의 펄스 폭을 계산하기에 유용한 회로 모델을 개략적으로 나타내는 도면.
도 4는 본 발명의 방법을 실현하는데 유용한 타이밍 도 와 종래 기술의 타이밍 도를 도시한 도면.
도 5는 휘도 대 그레이 스케일 레벨의 비를 나타내는 그래프.
도 6은 본 발명에 따른 방법과 종래 기술의 방법에 대한 휘도 에러 대 그레이 스케일 레벨의 비를 나타내는 그래프.
본 발명은 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한 방법에 대한 것이다. 본 발명의 방법은, 대부분의 그레이 스케일 레벨에 대해 휘도 에러를 충분히 줄인 그레이 스케일을 제공한다. 더 나아가 본 발명의 방법은 종래 기술의 방법에 비해 더 큰 그레이 스케일 레벨의 총수(N)를 허용한다. 본 발명의 방법은 제 1 그레이 스케일 레벨(n=1)에 해당하는 제 1 구동 펄스를 제공하는 단계를 포함하고, 상기 제 1 구동 펄스는 전계 방출 디스플레이의 픽셀 RC 시정수 보다 더 큰 펄스 폭을 갖는다. 바람직한 실시예에서, 제 1 구동 펄스의 펄스 폭은 비-이상적인(0이 아닌 시정수를 갖는) 전계 방출 디스플레이에 대한 총 전하 응답 대 구동 펄스의 펄스 폭의 비에 대한 그래프와, 이에 대응하는 이상적인(0의 시정수를 갖는) 전계 방출 디스플레이에 대한 총 전하 응답 대 구동 펄스의 펄스 폭의 비에 대한 그래프 사이의 펄스 폭 간격과 같다. 펄스 폭 간격은, 그래프가 일반적으로 서로 평행한 영역에서 두 그래프 사이의 수평 거리이다.
간단하고, 명쾌한 도시를 위해서, 도면에 도시된 요소들은 반드시 실제 크기대로 도시되지 않았음이 인지될 것이다. 예를 들어, 요소들 중 일부의 크기는 서로 에 대해 과장된다. 더욱이, 적절하다고 여겨지는 경우 참조 번호는 도면사이에서 해당 요소를 나타내도록 반복되었다.
도 1은 본 발명의 방법과 함께 사용하기 위한 종래 기술의 전계 방출 디스플레이(50)의 단면도이다. 전계 방출 디스플레이(50)는 기판(52)을 포함하는데, 상기 기판(52)에는 캐쏘드(cathode)(54)가 배치된다. 캐쏘드(54)는 높은 고유저항을 갖는 물질로 만들어진 부분을 포함한다. 이 부분은 밸러스트(ballast) 층으로 명명된다. 밸러스트 층은 캐쏘드(54)와 애노드(anode)(62)사이의 돌발적인 전기적 아킹 (arcing)을 방지하기 위해서 포함된다. 밸러스트 층은 일반적으로 면적 당 수 메가 오옴(㏁)에서 수백 메가 오옴(㏁)의 범위 내의 시트(sheet) 저항을 갖는다. 장치의 정전용량 성분에 접속된 이러한 저항은 결국 수백 ㎱에서 수 ㎲의 범위 내의 픽셀 RC 시정수를 야기한다.
전계 방출 디스플레이(50)는 유전층(56)을 더 포함하고, 상기 유전층(56)은 캐쏘드(54)위에 배치되며, 이미터 우물(well)(57)을 한정한다. 전자 이미터(58)는 이미터 우물(57)내에 배치된다. 게이트 추출 전극(60)은 전자 이미터(58)에 가까운 유전층(56)위에 배치된다. 형광물질(64)은 이미터로부터 방출된 복수의 전자(66)를 모으기 위해서 전자 이미터(58)와 마주보게 놓인다. 형광물질(64)은 투과성인 애노드(anode)(62)위에 배치된다. 전자(66)가 형광물질(64)에 도달하였을 때, 방출 광(68)이 형광물질로부터 생성된다. 방출 광(68)은 애노드(62)를 통과하여, 상기 애노드로부터 나온다.
방출 광(68)의 밝기는, 부분적으로 구동 펄스가 캐쏘드(54)에 인가될 때 방출되는 전자(66)의 총수에, 의존한다. 전자(66)의 총수는 교대로 구동 펄스의 펄스 폭에 의존한다.
구동 펄스의 펄스 폭은 최대 값을 갖는데, 상기 최대 값은 디스플레이 해상도(주사선의 수)와 프레임 속도에 의존한다. 한 프레임은 복수의 주사선에 의해 한정된다. 프레임 속도는 단위 시간 당 주사된 프레임의 수와 같다. 일반적으로, 게이트 추출 전극(60)은 주사선이다. 구동 펄스의 최대 펄스 폭은 프레임 속도와 디스플레이 해상도의 곱의 역수와 같다.
전계 방출 디스플레이(50)는 복수의 캐소드와 게이트 추출 전극을 포함하며, 상기 캐쏘드와 게이트 추출 전극은 픽셀의 어레이를 한정한다. 전계 방출 디스플레이(50)를 위한 예시적인 구성은 640 개의 캐쏘드(54)와 480 개의 게이트 추출 전극(60)을 포함한다. 만일 프레임 속도가 60 Hz이면, 구동 펄스의 최대 펄스 폭은 1/(60 Hz*480), 즉 34.7 ㎲와 같다. 이 값 또는 이보다 더 낮은 값이 N 번째(가장 높은) 그레이 스케일 레벨의 펄스 폭으로 사용될 수 있다.
도 2는 0 ㎱인 픽셀 RC 시정수를 갖는 가정의 이상적인 전계 방출 디스플레이에 대한 총 전하 응답 대 구동 펄스 신호의 펄스 폭의 비를 나타내는 그래프(100)를 포함한다. 도 2는 비-이상적인 전계 방출 디스플레이에 대한 총 전하 응답 대 구동 펄스 신호의 펄스 폭의 비를 나타내는 그래프(200)를 더 포함하고, 상기 비-이상적인 전계 방출 디스플레이는, 166 ㏁/sq의 시트 저항을 갖는 밸러스트를 갖는 경우에만 그래프(100)로 표시된 디스플레이와 다르다. 그래프(200)로 표시된 디스플레이의 픽셀 RC 시정수는 대략 520 ㎱이다.
펄스 폭 간격(115)은, 두 그래프가 일반적으로 서로 평행인 영역에서 그래프(100)와 그래프(200)사이의 수평 거리로 한정된다. 가장 바람직하게, 펄스 폭 간격(115)은, 그래프(200)가 n>7에 대해서 3 %보다 적거나 같은 휘도 에러를 결국 초래하는 새로운 전하 응답 그래프를 제공하기 위해 이동해야하는 양과 같다. 휘도 에러는 도 5와 도 6을 참조하여 좀더 자세히 설명된다. 본 발명의 방법 중 가장 바람직한 실시예에 따라서, 제 1 구동 펄스의 펄스 폭(t1)은 펄스 폭 간격(115)과 같다.
일반적으로, 비-이상적인 디스플레이내의 밸러스트 저항이 증가함에 따라, 총 전하 응답 대 구동 펄스 신호의 펄스 폭의 비의 그래프는 그래프(100)로부터 더 벗어난다. 즉, 펄스 폭 간격(115)이 증가하고, 본 발명의 방법에 따라서, t1도 또한 증가된다.
본 발명의 방법에 따라서, 제 1 구동 펄스는 전계 방출 디스플레이의 픽셀 RC 시정수보다 더 큰 펄스 폭을 갖는다. 바람직하게도, 제 1 구동 펄스의 펄스 폭은 전계 방출 디스플레이의 픽셀 RC 시정수의 두 배 보다 더 크다.
도 3은 본 발명에 따라 제 1 그레이 스케일 레벨에 해당하는 제 1 구동 펄스의 펄스 폭을 계산하기에 유용한 회로 모델(205)을 개략적으로 나타내는 도면이다. 특히, 회로 모델(205)은 구동 펄스의 펄스 폭에 대한 전계 방출 디스플레이의 총 전하 응답 그래프를 생성하기 위해서 사용 될 수 있다.
전계 방출 디스플레이의 픽셀(206)은 점선 박스로 에워싸인 회로 모델(205)의 일부분에 의해 설계된다. 픽셀(206)은 전자 이미터를 설계하는 독립 전류원(207), 저항 성분(208), 및 정전 용량 성분(209)을 포함한다. 전압원(210)은 펄스 폭(t0)을 갖는 구동 펄스(211)의 픽셀(206)로의 응용을 설계하는데 사용된다.
회로 시뮬레이션 컴퓨터 프로그램은 회로 모델(205)을 위해서 생성될 수 있다. 회로 시뮬레이션 프로그램은, 저항(R), 정전용량(C)과 같은 특정 세트의 장치 파라미터를 갖는 전계 방출 디스플레이의 총 전하 응답을 생성하도록 사용될 수 있다. 펄스 폭(t0)의 다른 값에 대해서, 회로 시뮬레이션 프로그램은 독립 전류원(207)에서 전류 응답(212)을 계산하도록 사용된다. 그리하여, 전류 응답(212)의 총 전하는 적분함으로써 결정된다. 이러한 단계는, 도 2의 그래프(200)와 같은 전하 응답 곡선을 생성하기에 필요한 만큼의 t0값에 대해 반복된다. 그리하여, 생성된 전하 응답 곡선은, 그 다음에 도 2를 참조하여 기술된 방식으로 제 1 구동 펄스의 펄스 폭을 결정하는데 사용된다.
도 4는 본 발명에 따른 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한 방법을 구현하기에 유용한 타이밍 도를 포함하고, 더 나아가 대조하기 위해서 종래 기술의 타이밍 도를 포함한다. 제 1 그레이 스케일 레벨(n=1)에 해당하는 제 1 구동 펄스(214)에 대한 펄스 폭(t1)을 결정하는 단계에 이어서, 나머지 그레이 스케일 레벨의 펄스 폭은 본 발명에 따라서, 본 발명과 같이 결정된다.
도 1을 참조로 기술되어진 것처럼, 디스플레이를 위한 구동 펄스의 최대 가능 펄스 폭은 프레임 속도와 디스플레이 해상도의 곱의 역수와 같다. N번째(가장 높은) 그레이 스케일 레벨에 해당하는 구동 펄스의 펄스 폭(tN)은 모든 그레이 스케일 레벨 중 가장 길다. N번째 그레이 스케일 레벨에 해당하는 구동 펄스의 펄스 폭(tN)의 최대 가능 값은 디스플레이를 위한 구동 펄스의 최대 펄스 폭과 같다.
N번째 그레이 스케일 레벨에 대한 펄스 폭(tN)을 선택한 후, n번째 그레이 스케일 레벨에 대한 펄스 폭 증분(tin)이 계산된다. 본 발명의 하나의 예에서, 펄스 폭 증분(tin)은 모든 n에 대해서 같다. 또 다른 예에서, 선택된 n에 대한 펄스 폭 증분(tin)은, 사람 눈의 특성에 기인한 밝기 응답에서의 감지된 비선형성을 정정하도록 더 조정된다. 이러한 정정은 감마(gamma) 정정이라 명명된다. 본 발명의 이전의 예를 실현하기 위해서, 펄스 폭 증분(tin)은 수학식 1에 따라서 계산된다:
펄스 폭 증분(tin)은 n번째 구동 펄스의 펄스 폭(tn)을 계산하도록 사용되고, 상기 펄스 폭은 n번째 그레이 스케일 레벨에 해당한다. n번째 구동 펄스의 펄스 폭은 수학식 2에 의해 주어진다:
여기서, 합은 n=2에서 n까지 로부터 취해진다(ti1=0). 만약 펄스 폭 증분(tin)이 모든 n>1에서 같다면, 펄스 폭에 대한 수학식 2는 수학식 3과 같이된다.
그리하여, 도 4의 타이밍 도에 도시된 것처럼, 그레이 스케일 레벨(n=2)에 대한 제 2 구동 펄스(220)의 펄스 폭(t2)은 (t1+ti2)과 같고, 여기서 ti2는 제 2 그레이 스케일 레벨에 대한 펄스 폭 증분이다. 그레이 스케일 레벨(n=3)에 대한 제 3 구동 펄스(230)의 펄스 폭(t3)은 (t1+2*ti3)과 같고, 여기서 ti3은 제 3 그레이 스케일 레벨에 대한 펄스 폭 증분이다. 이 예에서, 펄스 폭 증분은 같고, ti2=ti3=(tN-t1)/(N-1)에 의해 주어진다. 본 발명의 방법에서, 펄스 폭 증분(tin)은 일반적으로 그레이 스케일 레벨의 원하는 수(N)가 비(tN/t1)보다 더 크기 때문에, 제 1 구동 펄스(214)의 펄스 폭(t1)보다 작다.
또한 도 4에서 도면은 그레이 스케일 레벨을 제공하기 위한 전형적인 종래 기술의 방식이다. 이러한 종래 기술의 방식에서, n번째 그레이 스케일 레벨에 대한 구동 펄스의 펄스 폭은 n*tPA와 같고, 여기서, 종래 기술의 펄스 폭 증분(tPA)은 tPA=tN/N으로 주어진다. 그리하여, 예를 들어, 종래 기술에서 제 1 구동 펄스(215)의 펄스 폭은 tPA이다; 종래 기술의 제 2 구동 펄스(225)의 펄스 폭은 2*tPA이다; 종래 기술의 제 3 구동 펄스(235)의 펄스 폭은 3*tPA이다.
아래의 표 Ⅰ은 본 발명에 따라서 그레이 스케일을 제공하기 위한 펄스 폭의 예시적인 시퀀스(sequence)이다. 표Ⅰ은 또한 전형적인 종래 기술의 시퀀스를 포함한다.
본 발명의 방법과 종래 기술의 방법의 대조.
[표Ⅰ]
종래 기술 본 발명의 방법 본 발명의 방법
그레이스케일 레벨 펄스 폭(ns) 펄스 폭(ns) 펄스 폭 증분(ns)
1 234 1158 0
2 468 1389 231
3 702 1620 231
: : : :
: : : :
: : : :
255 59670 59832 :
256 59901 60163 331
표 Ⅰ에 목록화된 펄스 폭에 대한 특정 값들은 도 2의 그래프(200)에 의해 표시되는 디스플레이에 유용하다. 도 2를 참조로 언급되어진 것처럼, 상기 디스플레이에 대한 픽셀 RC 시정수는 대략 520 ns 이다. 제 1 구동 펄스의 펄스 폭은 픽셀 RC 시정수 보다 더 큰 것이 바람직하다. 이러한 예에서, 제 1 구동 펄스(214)의 펄스 폭(t1)은 1158 ns이고, 이 값은 도 2를 참조로 하여 설명되어진 것처럼 대략 펄스 폭 간격(115)과 같다.
표 Ⅰ의 예를 사용하기 위한 디스플레이는 라인 주사 시간이 대략 69.4 ㎲인 °VGA이다. 가장 높은 그레이 스케일 레벨(N=256)에 해당하는 최대 펄스 폭은 이 라인 주사 시간 내에서 선택되고, 이 경우, 60.163 ㎲와 같다. 그리하여, 펄스 폭 증분은 (60163 ns1158 ns)/(2561), 즉 대략 231 ns이다. 이 펄스 폭 증분은 제 1 구동 펄스(214)의 펄스 폭(t1)의 1/3보다 작다. 표 Ⅰ의 예에 대해서, 낮은 그레이 스케일 레벨에서 펄스 폭 증분은, 낮은 밝기 레벨에서 눈의 응답이 선형적이기 때문에 같다. 그러나, 가장 높은 그레이 스케일에서는 밝기에 대한 눈의 응답은 선형적이지 않다. 따라서, 표Ⅰ에서 도시된 것처럼, 감마 정정은 n=256에서 펄스 폭 증분에 따라 이루어지고, n=256에서 펄스 폭 증분의 값은 331 ns이다.
표Ⅰ의 도표화된 종래 기술 시퀀스는 또한 °VGA 디스플레이를 위한 것이다. N=256에 해당하는 최대 펄스 폭은 59901 ns가 되도록 미리 결정된다. 그리하여, 종래 기술의 펄스 폭 증분은 59901/256 ns, 즉 대략 234 ns이다. 종래 기술의 제 1 구동 펄스(215)의 펄스 폭과 종래 기술의 펄스 폭 증분은 디스플레이의 픽셀 RC 시정수(520 ns)보다 각각 더 작기 때문에, 처음 몇개의 낮은 그레이 스케일 레벨은 왜곡된다. 이 왜곡은 도 5에 도시된다.
도 5는, 디스플레이가 본 발명의 방법을 사용하여 구동될 때, 도 2의 그래프(200)에 의해 표시되는 전계 방출 디스플레이에 대한 휘도(L) 대 그레이 스케일 레벨(n)의 그래프(400)를 포함한다. 도 5는, 디스플레이가 도 4를 참조로 설명되어진 종래 기술의 방법에 따라서 구동될 때, 같은 전계 방출 디스플레이에 대한 휘도 대 그레이 스케일 레벨의 비를 나타내는 그래프(410)를 더 포함한다. 도 5는, 이상적인 디스플레이가 도 4를 참조로 설명되어진 종래 기술의 방법에 따라서 구동될 때, 도 2의 그래프(100)에 의해 표시된 이상적인 전계 방출 디스플레이에 대한 휘도 대 그레이 스케일 레벨의 비를 나타내는 그래프(420)를 또한 포함한다.
도 6은 휘도 에러(EL) 대 그레이 스케일 레벨(n)의 비에 의해 도 5에 대한 정보를 제시한다. 도 6은 본 발명의 방법에 의해 구동되는 비-이상적인 디스플레이에 대한 휘도 에러의 그래프(300)를 포함한다. 도 6은 종래 기술의 방법에 의해 구동되는 비-이상적인 디스플레이에 대한 휘도 에러의 그래프(320)를 또한 포함한다.
특정한 n에 대한 휘도 에러(EL)는 수학식 4를 통해 주어진다:
여기서, L0n은 그레이 스케일 레벨(n)에서 저항이 0인 이상적인 디스플레이의 휘도이고{도 5의 그래프(420)로부터}, Ln은 그레이 스케일 레벨(n)에서 비-이상적인 디스플레이의 휘도이다{도 6의 그래프(300)를 생성하기 위한 도 5의 그래프(400)로부터; 도 6의 그래프(320)를 생성하기 위한 도 5의 그래프(410)로부터}.
도 5와 도 6은 본 발명의 방법이 대부분의 그레이 스케일 레벨에 대해서 휘도 에러를 충분히 줄이는 그레이 스케일을 제공함을 도시한다. 종래의 기술 방법은 n=20미만의 그레이 스케일 레벨에 대해서 적어도 20 % 만큼 휘도를 저하시키는 역효과를 갖는다. 이와는 대조적으로, 본 발명이 방법은 n>7에 대해 3 %보다 적은 휘도 에러를 갖는다. n<7에 대한 휘도 에러는, 이러한 휘도 값이 사무실 상황과 같은 정상 동작 상황하에서 사람의 눈에 의해 식별되지 않기 때문에, 무의미한 것으로 간주된다.
요약하면, 본 발명의 방법은, 대부분의 그레이 스케일 레벨에 대해 휘도 에러를 충분히 줄이는, 전계 방출 디스플레이를 위한 그레이 스케일을 제공한다. 본 발명의 방법은 종래 기술의 방법에 비해서 더 큰 그레이 스케일 레벨의 총수(N)를 또한 허용한다.
본 발명의 특정 실시예를 도시하고, 설명하였지만, 더 많은 변형과 개선이 당 사업자에게 발생할 것이다. 본 발명이 도시된 특정 형태로 국한되지 않고 이해되어지기를 바라며, 첨부된 청구항에서 본 발명의 정신과 범주에서 벗어나지 않은 모든 변형을 포함하려 할 것이다.

Claims (10)

  1. 픽셀 RC 시정수를 갖는 전계 방출 디스플레이에서 그레이 스케일(gray scale)을 제공하기 위한 방법에 있어서,
    제 1 그레이 스케일 레벨에 대응하며, 상기 전계 방출 디스플레이의 상기 픽셀 RC 시정수 보다 더 큰 펄스 폭을 갖는 제 1 구동 펄스를 제공하는 단계와,
    제 2 그레이 스케일 레벨에 대응하며, 상기 제 1 구동 펄스의 상기 펄스 폭과 상기 제 1 구동 펄스의 상기 펄스 폭보다 더 작은 펄스 폭 증분의 합과 같은 펄스 폭을 갖는 제 2 구동 펄스를 제공하는 단계를 포함하는, 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한 방법.
  2. 제 1항에 있어서, 상기 제 1 구동 펄스의 펄스 폭은 상기 전계 방출 디스플레이의 상기 픽셀 RC 시정수의 두 배보다 더 큰, 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한 방법.
  3. 제 1항에 있어서, 상기 펄스 폭 증분은 상기 제 1 구동 펄스의 상기 펄스 폭의 1/2보다 더 작은, 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한 방법.
  4. 제 3항에 있어서, 상기 펄스 폭 증분은 상기 제 1 구동 펄스의 상기 펄스 폭의 1/3보다 더 작은, 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한 방법.
  5. 전계 방출 디스플레이에서 총 N개의 그레이 스케일 레벨을 갖는 그레이 스케일을 제공하기 위한 방법에 있어서,
    N번째 그레이 스케일 레벨에 대응하고, 펄스 폭을 갖는 N번째 구동 펄스를 제공하는 단계와,
    제 1 그레이 스케일 레벨에 대응하고, 펄스 폭을 갖는 제 1 구동 펄스를 제공하는 단계와,
    n번째 그레이 스케일 레벨에 대응하고, 펄스 폭을 갖는 n번째 구동 펄스를 제공하는 단계로서, 상기 n은 1-N의 범위 내의 정수이고, 상기 n번째 구동 펄스의 상기 펄스 폭(tn)은,
    으로 주어지며, 여기서 t1은 상기 제 1 구동 펄스의 상기 펄스 폭이고, tin은 상기 제 1 구동 펄스의 상기 펄스 폭보다 더 작은 펄스 폭 증분인 N 번째 구동 펄스를 제공하는 단계를 포함하는, 전계 방출 디스플레이에서 총 N개의 그레이 스케일 레벨을 갖는 그레이 스케일을 제공하기 위한 방법.
  6. 제 5항에 있어서, 상기 N은 100보다 더 큰, 전계 방출 디스플레이에서 총 N개의 그레이 스케일 레벨을 갖는 그레이 스케일을 제공하기 위한 방법.
  7. 제 6항에 있어서, 상기 N은 200보다 더 큰, 전계 방출 디스플레이에서 총 N개의 그레이 스케일 레벨을 갖는 그레이 스케일을 제공하기 위한 방법.
  8. 제 7항에 있어서, 상기 N은 256인, 전계 방출 디스플레이에서 총 N개의 그레이 스케일 레벨을 갖는 그레이 스케일을 제공하기 위한 방법.
  9. 제 5항에 있어서, 상기 제 1 그레이 스케일 레벨에 대응하는 상기 제 1 구동 펄스의 상기 펄스 폭은 500 ns보다 더 큰, 전계 방출 디스플레이에서 총 N개의 그레이 스케일 레벨을 갖는 그레이 스케일을 제공하기 위한 방법.
  10. 제 9항에 있어서, 상기 제 1 그레이 스케일 레벨에 대응하는 제 1 구동 펄스의 상기 펄스 폭은 1000 ns보다 더 큰, 전계 방출 디스플레이에서 총 N개의 그레이 스케일 레벨을 갖는 그레이 스케일을 제공하기 위한 방법.
KR10-2000-7003499A 1997-10-03 1998-07-07 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한방법 KR100386030B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/943,174 1997-10-03
US08/943,174 US6025819A (en) 1997-10-03 1997-10-03 Method for providing a gray scale in a field emission display
US08/943,174 1997-10-03

Publications (2)

Publication Number Publication Date
KR20010030841A KR20010030841A (ko) 2001-04-16
KR100386030B1 true KR100386030B1 (ko) 2003-06-02

Family

ID=25479204

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7003499A KR100386030B1 (ko) 1997-10-03 1998-07-07 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한방법

Country Status (7)

Country Link
US (1) US6025819A (ko)
EP (1) EP1019891A1 (ko)
JP (1) JP2001519549A (ko)
KR (1) KR100386030B1 (ko)
CN (1) CN1273660A (ko)
TW (1) TW385424B (ko)
WO (1) WO1999018560A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000352952A (ja) * 1999-04-05 2000-12-19 Canon Inc 画像形成装置
US7227519B1 (en) * 1999-10-04 2007-06-05 Matsushita Electric Industrial Co., Ltd. Method of driving display panel, luminance correction device for display panel, and driving device for display panel
JP2004228065A (ja) * 2002-11-29 2004-08-12 Ngk Insulators Ltd 電子パルス放出装置
US6975074B2 (en) * 2002-11-29 2005-12-13 Ngk Insulators, Ltd. Electron emitter comprising emitter section made of dielectric material
US7187114B2 (en) * 2002-11-29 2007-03-06 Ngk Insulators, Ltd. Electron emitter comprising emitter section made of dielectric material
JP3867065B2 (ja) * 2002-11-29 2007-01-10 日本碍子株式会社 電子放出素子及び発光素子
US7129642B2 (en) * 2002-11-29 2006-10-31 Ngk Insulators, Ltd. Electron emitting method of electron emitter
CN100369081C (zh) * 2003-02-14 2008-02-13 厦门火炬福大显示技术有限公司 场致发射显示器（fed）视频驱动电路
KR101171181B1 (ko) * 2005-07-04 2012-08-06 삼성전자주식회사 액정 표시 장치
TWI401646B (zh) * 2008-12-12 2013-07-11 Ind Tech Res Inst 電潤式顯示器及其驅動方法
CN104036717B (zh) * 2014-06-11 2016-08-24 中山火炬职业技术学院 一种改善场发射平板显示器显示质量的图像校正方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2633764B1 (fr) * 1988-06-29 1991-02-15 Commissariat Energie Atomique Procede et dispositif de commande d'un ecran matriciel affichant des niveaux de gris
US5856812A (en) * 1993-05-11 1999-01-05 Micron Display Technology, Inc. Controlling pixel brightness in a field emission display using circuits for sampling and discharging
US5767823A (en) * 1995-10-05 1998-06-16 Micron Display, Inc. Method and apparatus for gray scale modulation of a matrix display

Also Published As

Publication number Publication date
TW385424B (en) 2000-03-21
WO1999018560A1 (en) 1999-04-15
KR20010030841A (ko) 2001-04-16
JP2001519549A (ja) 2001-10-23
EP1019891A1 (en) 2000-07-19
US6025819A (en) 2000-02-15
CN1273660A (zh) 2000-11-15

Similar Documents

Publication Publication Date Title
KR100554778B1 (ko) 복수의 발광점에 의해 화상을 형성하는 화상표시장치
US7573472B2 (en) Drive circuit, display device, and driving method
US6215466B1 (en) Method of driving an electro-optical device
EP1031129A1 (en) Method and apparatus for brightness control in a field emission display
KR100386030B1 (ko) 전계 방출 디스플레이에서 그레이 스케일을 제공하기 위한방법
US8508563B2 (en) Image display apparatus and control method thereof
GB1600436A (en) Electro-optic display system
US6326941B1 (en) Electro-optical device and method of driving the same
KR100774370B1 (ko) 디스플레이 장치
JP3395399B2 (ja) プラズマ駆動回路
KR100278037B1 (ko) 표시장치
EP0187347A2 (en) Driver circuit for electroluminescent display
US7310076B2 (en) Display apparatus
JP2001195026A (ja) マトリクス型表示装置
US20060139249A1 (en) Electron emission display and a method of driving the electron emission display
KR100816595B1 (ko) 표시 장치 및 표시 패널
US6841946B2 (en) Display apparatus and driving method of the same
US6778159B1 (en) Active matrix display and a method of driving the same
KR100634752B1 (ko) 전계 발광 소자를 포함하는 표시 장치의 구동 방법
JPH04229529A (ja) 気体放電表示装置
JP3405291B2 (ja) 有機ｅｌ表示装置の階調制御方法
US6542136B1 (en) Means for reducing crosstalk in a field emission display and structure therefor
US6975289B1 (en) Active correction technique for a magnetic matrix display
JP2006523858A (ja) 表示装置
KR100498283B1 (ko) 금속-인슐레이터-금속 전계방출 디스플레이의 매트릭스 구조

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090409

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee