KR100385614B1 - 전계효과 트랜지스터의 파괴 방지회로 - Google Patents

전계효과 트랜지스터의 파괴 방지회로 Download PDF

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Abstract

본 발명은 비대칭 플라이백 컨버터에서 단락 테스트중 전계효과 트랜지스터(FET)의 단락 파괴, 퓨즈 파손 현상 등의 발생을 방지하기 위한 전계효과 트랜지스터의 파괴 방지회로에 관한 것으로서,
비대칭 플라이백 컨버터의 고역 및 저역 FET를 구동시키기 위해 FET 구동 집적회로의 출력과 구동 트랜스 및 커패시터 사이에 전류제한 저항을 추가 설치함으로써 FET 구동 집적회로가 커패시터의 전하를 싱크시키는 중에 과도한 싱크전류가 흐르는 것이 방지되어 FET 구동 집적회로가 정상적인 로우 상태를 유지하면서 오동작되는 것이 방지됨으로써 FET 단락으로 인한 시스템 파괴가 방지됨은 물론이고 회로의 신뢰성이 확보될 수 있는 효과를 제공하게 된다.

Description

전계효과 트랜지스터의 파괴 방지회로{Protection circuit of Field Effect Transistor}
본 발명은 비대칭 플라이백 컨버터에서 단락 테스트중 전계효과트랜지스터(FET)의 단락 파괴, 퓨즈 파손 현상 등의 발생을 방지하기 위한 전계효과 트랜지스터의 파괴 방지회로에 관한 것으로서, 특히 고역 및 저역 FET를 구동시키기 위해 FET 구동 집적회로의 출력과 구동 트랜스 및 커패시터 사이에 전류제한 저항을 추가 설치함으로써 FET 단락으로 인한 시스템 파괴가 방지됨은 물론이고 회로의 신뢰성이 확보될 수 있는 전계효과 트랜지스터의 파괴 방지회로에 관한 것이다.
일반적으로 컨버터에는 액티브 클램프 플라이백 컨버터(Active clamp fly-back converter)와 비대칭 플라이백 컨버터(Asymmetrical fly-back converter)가 있다.
여기서, 상기 액티브 클램프 플라이백 컨버터 회로는 2개의 고역, 저역 FET에 걸리는 전압,으로 매우 높은 전압이 걸리며 다음 수학식 1와 같고, Vo는 출력전압이고, VF는 2차측 다이오드의 순방향 드롭(drop) 전압을 나타낸다.
또한, 비대칭 플라이백 컨버터 회로에서는으로 입력전압을 더블시켜야 한다.
즉, 도 1에 도시된 바와 같이 고역 및 저역 FET(Q1, Q2)를 구동하기 위해 FET 구동 집적회로(IC)를 설치하고, 상기 FET 구동 집적회로(IC)를 이용하여 저역FET(Q2)는 직접 구동하고 고역 FET(Q1)는 커패시터(C1)와 구동 트랜스(T1)를 거쳐 구동하게 된다.
그런데, 종래에는 출력 쇼트(Short)시 오프 되어야 할 고역 FET(Q1)가 온 되었을 경우에 FET 파괴, 퓨즈 파손 등의 현상이 발생하게 된다. 여기서, 구동을 위해 사용한 커패시터(C1)의 전하를 FET 구동 집적회로(IC)가 싱크(sink)시키는 중에 과도한 싱크 전류로 인해 상기 고역 FET(Q1)가 온 동작되는 원인은 FET 구동 집적회로(IC)가 로우(Low) 상태를 유지해야 하는데 로우 상태를 유지하지 못하고 하이(High) 상태가 되기 때문이다.
따라서, 도 2에 도시된 바와 같이 출력 단락시 FET 구동신호를 보면 상기 FET 구동 집적회로(IC)가 오 동작되어 과전류가 발생되게 되는데, 예를 들어 입력 Vac가 90V일 때 입력전압이 커지면 FET가 파손되게 되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 비대칭 플라이백 컨버터의 고역 및 저역 FET를 구동시키기 위해 FET 구동 집적회로의 출력과 구동 트랜스 및 커패시터 사이에 전류제한 저항을 추가 설치함으로써 FET 단락으로 인한 시스템 파괴가 방지됨은 물론이고 회로의 신뢰성이 확보될 수 있는 전계효과 트랜지스터의 파괴 방지회로를 제공하는데 있다.
도 1은 종래 기술에 따른 컨버터의 전계효과 트랜지스터의 구동회로의 구성이 도시된 회로도이고,
도 2는 도 1에서 출력 단락시 FET 구동신호 및 단락으로 인한 과전류 상태가 도시된 그래프이며,
도 3은 본 발명에 따른 전계효과 트랜지스터의 파괴 방지회로의 구성이 도시된 회로도이고,
도 4는 도 3에서 정상적인 FET 구동회로 및 전류 상태가 도시된 그래프이다.
<도면의 주요 부분에 관한 부호의 설명>
Q1, Q2 : 고역 및 저역 트랜지스터 IC : FET 구동 집적회로
T1 : 구동 트랜스 C1 : 커패시터
Rsink : 전류제한 저항
상기한 과제를 해결하기 위한 본 발명에 의한 전계효과 트랜지스터의 파괴 방지회로의 특징에 따르면, 저역 전계효과 트랜지스터(FET)를 구동시키고, 구동 트랜스와 커패시터를 통해 고역 FET를 구동시키기 위한 FET 구동 집적회로를 구비한 컨버터의 FET 구동회로에 있어서,
출력 단락시 상기 커패시터의 전류를 제한하기 위해 FET 구동 집적회로의 출력과, 구동 트랜스 및 커패시터 사이에 직렬로 연결되는 전류제한 저항을 삽입 설치하는 것이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 전계효과 트랜지스터의 파괴 방지회로의 구성이 도시된 회로도로서 이를 참고하면 본 발명은, 기존과 같이 컨버터의 FET 구동회로에는 저역 FET(Q2)를 구동시키고, 구동 트랜스(T1)와 커패시터(C1)를 통해 고역 FET(Q1)를 구동시키기 위해를 구동시키기 위한 FET 구동 집적회로(IC)가 구비되어 있는데 출력 단락시 상기 커패시터(C1)의 전류를 제한하기 위해 FET 구동 집적회로(IC)의 출력과, 구동 트랜스(T1) 및 커패시터(C1) 사이에 직렬로 연결되는 전류제한 저항(Rsink)이 삽입 설치되어 있다.
이렇게 하면, 도 4에 도시된 바와 같이 FET 구동시 정상적인 전류가 흐르고 정상적인 FET 구동이 이루어짐을 알 수 있다.
상기와 같이 구성된 본 발명의 동작은, 저역 FET(Q2)는 FET 구동 집적회로(IC)에 의해 직접 구동된다. 그리고, 고역 FET(Q1)는 FET 구동 집적회로(IC)의 출력과, 구동 트랜스(T1) 및 커패시터(C1) 사이에 직렬로 연결되어 있는 전류제한 저항(Rsink)을 통해 출력 단락시 온 동작되는 것이 방지되면서 정상적으로 구동된다.
즉, 상기 전류제한 저항(Rsink)이 커패시터(C1)의 전하를 상기 FET 구동 집적회로(IC)가 싱크시키는 중에 과도한 싱크 전류가 발생되지 않도록 커패시터(C1)의 전류를 제한하게 되므로 FET 구동 집적회로(IC)가 로우 상태를 유지하여 FET 구동 집적회로(IC)의 오동작이 발생하지 않음과 아울러 FET가 오프 동작되어 쇼트 현상없이 회로가 정상 동작되게 된다.
상기와 같이 구성되는 본 발명의 전계효과 트랜지스터의 파괴 방지회로는 비대칭 플라이백 컨버터의 고역 및 저역 FET를 구동시키기 위해 FET 구동 집적회로의 출력과 구동 트랜스 및 커패시터 사이에 전류제한 저항을 추가 설치함으로써 FET 구동 집적회로가 커패시터의 전하를 싱크시키는 중에 과도한 싱크전류가 흐르는 것이 방지되어 FET 구동 집적회로가 정상적인 로우 상태를 유지하면서 오동작되는 것이 방지됨으로써 FET 단락으로 인한 시스템 파괴가 방지됨은 물론이고 회로의 신뢰성이 확보될 수 있는 효과가 있다.

Claims (1)

  1. 저역 전계효과 트랜지스터(FET)(Q2)를 구동시키고, 구동 트랜스(T1)와 커패시터(C1)를 통해 고역 FET(Q1)를 구동시키기 위한 FET 구동 집적회로(IC)를 구비한 컨버터의 FET 구동회로에 있어서,
    출력 단락시 상기 커패시터(C1)의 전류를 제한하기 위해 FET 구동 집적회로(IC)의 출력과, 구동 트랜스(T1) 및 커패시터(C1) 사이에 직렬로 연결되는 전류제한 저항(Rsink)을 삽입 설치하는 것을 특징으로 하는 전계효과 트랜지스터의 파괴 방지회로.
KR10-2000-0046177A 2000-08-09 2000-08-09 전계효과 트랜지스터의 파괴 방지회로 KR100385614B1 (ko)

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* Cited by examiner, † Cited by third party
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KR900001099A (ko) * 1988-06-17 1990-01-31 이현규 Dc-dc포워드 컨버터
KR19990011704A (ko) * 1997-07-25 1999-02-18 윤종용 고압전원장치

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