KR100383756B1 - Method of forming a metal wiring in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하는 수단으로 텅스텐 플러그를 사용하는 다층 구조의 금속 배선 형성 방법에서, 하부 금속 배선과 텅스텐 플러그와의 콘택 저항을 개선시키기 위해 적용하는 배리어 금속층은 낮은 비저항 특성을 갖도록 물성을 조정하여 1차 증착한 후, 높은 식각 선택비를 갖도록 물성을 조정하여 2차 증착하여 형성하므로, 콘택홀 형성을 위한 식각 공정 동안에 배리어 금속층의 잔류 두께를 제어하여, WF6가스를 이용한 텅스텐 증착 공정 동안 금속 배선의 금속 이온과 플루오린 이온과의 반응을 방지하므로써 비휘발성 폴리머층이 생성되는 것을 방지할 수 있어 콘택 저항의 증가를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관하여 기술된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, and in the method of forming a metal wiring having a multilayer structure using a tungsten plug as a means for electrically connecting the lower metal wiring and the upper metal wiring, The barrier metal layer applied to improve contact resistance is formed by first-deposition by adjusting physical properties to have low resistivity properties and then by second-deposition by adjusting physical properties to have high etching selectivity, thereby forming an etching process for forming contact holes. During the tungsten deposition process using WF 6 gas, by controlling the remaining thickness of the barrier metal layer, it is possible to prevent the formation of the non-volatile polymer layer by preventing the reaction of metal ions and fluorine ions in the metal wiring to increase the contact resistance. Described is a method of forming a metal wiring of a semiconductor device capable of preventing All.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하는 수단으로 텅스텐 플러그를 사용하는 다층 구조의 금속 배선 형성 방법에서, 하부 금속 배선과 텅스텐 플러그와의 콘택 저항을 개선시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings of a semiconductor device, and more particularly, to a method for forming metal wirings having a multilayer structure using tungsten plugs as a means for electrically connecting the lower metal wirings and the upper metal wirings. The metal wiring formation method of the semiconductor element which can improve the contact resistance of this invention is related.
일반적으로, 반도체 소자가 고집적화 되어 감에 따라 금속 배선은 그 폭이 좁아지고, 다층 구조를 이루고, 하부 금속 배선과 상부 금속 배선을 전기적으로 연결시켜주기 위한 콘택홀의 크기 역시 작아지고 있는 추세이다. 금속 배선의 폭이 좁아지므로 인해 발생되는 저항의 증가를 방지하기 위해 매립 특성이 양호한 텅스텐으로 플러그를 형성하고 있으며, 하부 금속 배선과 텅스텐 플러그와 콘택 저항을 개선시키기 위해 배리어 금속층을 그 사이에 형성하고 있다.In general, as semiconductor devices are highly integrated, metal wires have a narrower width, have a multilayer structure, and contact hole sizes for electrically connecting the lower metal wires and the upper metal wires are also decreasing. As the width of the metal wiring becomes narrower, a plug is formed of tungsten with good buried characteristics to prevent an increase in resistance caused by the metal wiring. A barrier metal layer is formed between the lower metal wiring and the tungsten plug to improve contact resistance. have.
텅스텐 플러그를 적용하는 종래 반도체 소자의 금속 배선 형성 방법을 도 1a 내지 도 1c에 도시된 소자의 단면도를 참조하여 설명하면 다음과 같다.A method of forming a metal wiring of a conventional semiconductor device to which a tungsten plug is applied will be described with reference to the cross-sectional views of the devices shown in FIGS. 1A to 1C.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11) 상에 하부 금속 배선(12)을 형성한다. 하부 금속 배선(12) 상에 에치 버퍼용 역할 및 전기 비저항이 낮은 물질을 사용하여 콘택 저항을 개선하기 위한 배리어 금속층(13)을 형성한다. 배리어 금속층(13) 상에 층간 절연막(14)을 형성한 후, 콘택 식각 공정을 실시하여 층간 절연막(14)의 일부분을 식각하여 콘택홀(15)을 형성한다.Referring to FIG. 1A, a lower metal wiring 12 is formed on a substrate 11 on which various elements for forming a semiconductor device are formed. A barrier metal layer 13 is formed on the lower metal wiring 12 to improve contact resistance by using an etch buffer and a low electrical resistivity material. After the interlayer insulating layer 14 is formed on the barrier metal layer 13, a contact etching process is performed to form a contact hole 15 by etching a portion of the interlayer insulating layer 14.
상기에서, 하부 금속 배선(12)은 알루미늄, 금, 은, 구리등과 같이 현재 반도체 소자의 금속 배선으로 사용되고 있는 모든 금속을 사용하여 형성한다. 배리어 금속층(13)은 TiN, WN, TaN, CrN 등을 사용하여 형성한다. 그런데, TiN 배리어 금속층(13)은 콘택홀(15) 형성을 위한 식각 공정시 TiCl4, TiF4형태로 쉽게 휘발되는 물성적 특성으로 인해 공정상 마진의 부족을 초래하게 된다. 도 1a에 도시된 바와 같이, 배리어 금속층(13)이 식각되어 하부 금속 배선(12)이 노출된다. TiN 이외에도 WN, TaN, CrN 등도 마찬가지의 물성적 특성을 가지고 있다. 콘택 식각 공정시 공정상 마진을 확보하기 위하여, 배리어 금속층(13)의 두께를 충분히 두껍게 형성하거나, 질소(N)의 농도를 증가시켜 식각 선택비를 높혀여야 하는데, 전자의 경우에는 두께로 인한 콘택 저항이 증가하는 문제를 초래하게 되고, 후자의 경우에는 질소 농도의 증가로 비저항 특성이 높아지므로 인해 콘택 저항이 증가하는 문제가 있다. 즉, 배리어 금속층(13)을 낮은 비저항 특성을 갖도록 물성을 조성하여 형성하면서 하부 금속 배선(12)이 노출되지 않게 콘택 식각 공정을 실시하기가 쉽지 않다.In the above, the lower metal wiring 12 is formed using all metals currently used as metal wiring of semiconductor elements, such as aluminum, gold, silver, copper, and the like. The barrier metal layer 13 is formed using TiN, WN, TaN, CrN, or the like. However, the TiN barrier metal layer 13 may cause a lack of margin in the process due to physical properties that are easily volatilized in the form of TiCl 4 and TiF 4 during the etching process for forming the contact hole 15. As shown in FIG. 1A, the barrier metal layer 13 is etched to expose the lower metal wiring 12. In addition to TiN, WN, TaN, CrN, etc. also have the same physical properties. In order to secure a margin during the contact etching process, the thickness of the barrier metal layer 13 should be formed sufficiently thick or the concentration of nitrogen (N) should be increased to increase the etching selectivity. This leads to a problem of increasing resistance, and in the latter case, there is a problem of increasing contact resistance due to an increase in specific resistance due to an increase in nitrogen concentration. That is, it is not easy to perform the contact etching process so that the lower metal wiring 12 is not exposed while forming and forming physical properties of the barrier metal layer 13 to have low resistivity.
도 1b는 WF6가스를 사용한 텅스텐 증착 공정을 실시하는 것을 도시하고 있는데, 콘택홀(15) 저면에서 노출된 하부 금속 배선(12)의 금속 이온과 플루오린 이온이 반응하여 비휘발성 폴리머층(16)이 콘택홀(15) 저면에 생성된다.FIG. 1B illustrates a tungsten deposition process using a WF 6 gas, in which metal ions and fluorine ions of the lower metal wiring 12 exposed at the bottom of the contact hole 15 react with the nonvolatile polymer layer 16. ) Is generated at the bottom of the contact hole 15.
상기에서, 비휘발성 폴리머층(16)은 하부 금속 배선(12)이 구리로 형성된 경우에 CuFX형태로 존재하게 되고, 알루미늄으로 형성된 경우에 AlFX형태로, 금으로형성된 경우에 AuFX형태로, 은으로 형성된 경우에 AgFX형태로 존재하게 된다.In the above, the nonvolatile polymer layer 16 is present in the form of CuF X when the lower metal wiring 12 is formed of copper, in the form of AlF X when formed of aluminum, and in the form of AuF X when formed of gold. In case of being formed of silver, AgF X is present.
도 1c를 참조하면, 비휘발성 폴리머층(16)이 존재하는 상태로 텅스텐 증착 공정을 계속 실시하여 콘택홀(15)을 매립시킨 후, 화학적 기계적 연마 공정과 같이 에치 백 공정을 실시하여 콘택홀(15) 내부에 텅스텐 플러그(17)를 형성할 경우에 보이드(19)가 발생한다. 이후, 텅스텐 플러그(17)와 연결되는 상부 금속 배선(18)을 형성한다.Referring to FIG. 1C, the tungsten deposition process is continuously performed while the nonvolatile polymer layer 16 is present to bury the contact hole 15, and then the etch back process is performed as in the chemical mechanical polishing process. 15) When the tungsten plug 17 is formed inside, the void 19 is generated. Subsequently, the upper metal wiring 18 connected to the tungsten plug 17 is formed.
상기에서, 하부 금속 배선(12)과 텅스텐 플러그(17)의 접촉면에는 보이드(19)등으로 인해 원활한 통전이 되지않아 콘택 저항의 증가를 초래하게 된다.In the above, the contact surface of the lower metal wiring 12 and the tungsten plug 17 is not energized smoothly due to the voids 19 or the like, resulting in an increase in contact resistance.
상기한 바와 같이, 종래의 방법으로 콘택 배선시, 하부 금속 배선(12)과 텅스텐 플러그(17)의 콘택 저항이 증가되어 소자의 전기적 특성 및 신뢰성을 저하시킬 뿐만 아니라, 반도체 소자의 고집적화 실현에 어려움이 따른다.As described above, in the case of contact wiring by the conventional method, the contact resistance of the lower metal wiring 12 and the tungsten plug 17 is increased, which not only lowers the electrical characteristics and reliability of the device, but also makes it difficult to realize high integration of the semiconductor device. This follows.
따라서, 본 발명은 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하는 수단으로 텅스텐 플러그를 사용하는 다층 구조의 금속 배선 형성 방법에서, 하부 금속 배선과 텅스텐 플러그와의 콘택 저항을 개선시켜, 금속 배선에 대한 신뢰성, 안정성 및 성능을 향상시킬 뿐만 아니라 소자의 고집적화도 실현할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention improves the contact resistance between the lower metal wiring and the tungsten plug in the metal wiring forming method using a tungsten plug as a means for electrically connecting the lower metal wiring and the upper metal wiring. It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device that can not only improve reliability, stability, and performance, but also high integration of the device.
도 1a 내지 도 1c는 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 단면도.1A to 1C are cross-sectional views illustrating a metal wiring forming method of a conventional semiconductor device.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 단면도.2A to 2C are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21: 기판 12, 22: 하부 금속 배선11, 21: substrate 12, 22: lower metal wiring
13, 23: 배리어 금속층 23a: 제 1 배리어 금속층13, 23: barrier metal layer 23a: first barrier metal layer
23b: 제 2 배리어 금속층 14, 24: 층간 절연막23b: second barrier metal layer 14, 24: interlayer insulating film
15, 25: 콘택홀 16: 비휘발성 폴리머층15, 25: contact hole 16: non-volatile polymer layer
17, 27: 텅스텐 플러그 18, 28: 상부 금속 배선17, 27: tungsten plug 18, 28: upper metal wiring
19: 보이드19: Boyd
본 발명의 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선이 형성된 기판이 제공되는 단계; 전기 비저항이 낮게 배리어 금속의 물성을 조정하여 상기 하부 금속 배선 상에 제 1 배리어 금속층을 형성하는 단계; 식각 선택비가 높게 배리어 금속의 물성을 조정하여 상기 제 1 배리어 금속층 상에 제 2 배리어 금속층을 형성하는 단계; 상기 제 2 배리어 금속층 상에 층간 절연막을 형성한 후, 콘택 식각 공정을 실시하여 상기 층간 절연막의 일부분을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 텅스텐 플러그를 형성하는 단계; 및 상기 텅스텐 플러그와 연결되는 상부 금속 배선을 형성하는 단계를 포함하여 이루어진다.The method for forming metal wirings of the semiconductor device of the present invention includes the steps of providing a substrate on which the lower metal wiring is formed; Forming a first barrier metal layer on the lower metal wiring by adjusting physical properties of the barrier metal with low electrical resistivity; Forming a second barrier metal layer on the first barrier metal layer by adjusting physical properties of the barrier metal with a high etching selectivity; Forming an interlayer insulating layer on the second barrier metal layer, and performing a contact etching process to etch a portion of the interlayer insulating layer to form a contact hole; Forming a tungsten plug in the contact hole; And forming an upper metal wire connected to the tungsten plug.
상기에서, 하부 금속 배선은 알루미늄, 금, 은, 구리와 같은 금속으로 형성하고, 제 1 및 제 2 배리어 금속층은 TiN, WN, TaN 및 CrN 중 어느 하나의 배리어 금속으로 형성하되, 제 1 배리어 금속층은 전기 비저항을 낮게 하기 위하여 질소(N)의 농도를 감소시켜 형성하고, 제 2 배리어 금속층은 식각 선택비를 높게 하기 위하여 질소의 농도를 증가시켜 형성한다.In the above, the lower metal wiring is formed of a metal such as aluminum, gold, silver, copper, and the first and second barrier metal layers are formed of any one of the barrier metals of TiN, WN, TaN and CrN, but the first barrier metal layer Is formed by decreasing the concentration of nitrogen (N) to lower the electrical resistivity, and the second barrier metal layer is formed by increasing the concentration of nitrogen to increase the etching selectivity.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 단면도이다.2A through 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(21) 상에 하부 금속 배선(22)을 형성한다. 하부 금속 배선(22) 상에 에치 버퍼용 역할 및 전기 비저항이 낮은 물질을 사용하여 콘택 저항을 개선하기 위한 배리어 금속층(23)을 형성하는데, 배리어 금속층(23)은 2단계 증착 공정을 통해 제 1 배리어 금속층(23a)과 제 2 배리어 금속층(23b)이 적층된 구조를 이룬다. 제 1 배리어 금속층(23a)은 전기 비저항이 낮게 배리어 금속의 물성을 조정하여 형성하고, 제 2 배리어 금속층(23b)은 식각 선택비가 높게 배리어 금속의 물성을 조정하여 형성한다.Referring to FIG. 2A, a lower metal wiring 22 is formed on a substrate 21 on which various elements for forming a semiconductor device are formed. A barrier metal layer 23 is formed on the lower metal wiring 22 to improve contact resistance by using a material for the etch buffer and a low electrical resistivity. The barrier metal layer 23 is formed through a two-step deposition process. The barrier metal layer 23a and the second barrier metal layer 23b are laminated. The first barrier metal layer 23a is formed by adjusting the physical properties of the barrier metal with low electrical resistivity, and the second barrier metal layer 23b is formed by adjusting the physical properties of the barrier metal with high etching selectivity.
상기에서, 하부 금속 배선(22)은 알루미늄, 금, 은, 구리등과 같이 현재 반도체 소자의 금속 배선으로 사용되고 있는 모든 금속을 사용하여 형성한다. 배리어 금속층(23)은 TiN, WN, TaN, CrN 등의 배리어 금속중 어느 하나를 사용하여 형성는데, 제 1 배리어 금속층(23a)은 전기 비저항을 낮게 하기 위하여 질소(N)의 농도를 감소시켜 형성하고, 제 2 배리어 금속층(23b)은 식각 선택비를 높게 하기 위하여 질소의 농도를 증가시켜 형성한다. 예를 들어, 배리어 금속으로 TiN을 적용한 경우 제 1 배리어 금속층(23a)은 Ti : N = 1.0 : 0.1 내지 1.0의 비가 되도록 하여 약 500 Å의 두께로 형성하고, 제 2 배리어 금속층(23a)은 Ti : N = 1.0 : 1.1 내지 2.0의 비가 되도록 하여 500 내지 1000 Å의 두께로 형성한다. 배리어 금속으로 WN, TaN, CrN 등을 적용할 경우에도 상기한 TiN을 적용한 것과 같은 비율로 제 1 및 제 2 배리어 금속층(23a 및 23b)을 형성한다.In the above, the lower metal wiring 22 is formed using all metals currently used as metal wiring of semiconductor elements, such as aluminum, gold, silver, copper, and the like. The barrier metal layer 23 is formed using any one of barrier metals such as TiN, WN, TaN, CrN, etc. The first barrier metal layer 23a is formed by reducing the concentration of nitrogen (N) in order to lower the electrical resistivity. In addition, the second barrier metal layer 23b is formed by increasing the concentration of nitrogen in order to increase the etching selectivity. For example, when TiN is applied as the barrier metal, the first barrier metal layer 23a is formed to a thickness of about 500 mm by a ratio of Ti: N = 1.0: 0.1 to 1.0, and the second barrier metal layer 23a is formed of Ti. : N = 1.0: 1.1 to 2.0 to form a thickness of 500 to 1000 kPa. Even when WN, TaN, CrN, or the like is applied as the barrier metal, the first and second barrier metal layers 23a and 23b are formed at the same ratio as that of the above-described TiN.
도 2b를 참조하면, 배리어 금속층(23) 상에 층간 절연막(24)을 형성한 후, 콘택 식각 공정을 실시하여 층간 절연막(24)의 일부분을 식각하여 콘택홀(25)을 형성한다.Referring to FIG. 2B, after the interlayer insulating layer 24 is formed on the barrier metal layer 23, a contact etching process is performed to form a contact hole 25 by etching a portion of the interlayer insulating layer 24.
상기에서, 콘택홀(25) 형성을 위한 콘택 식각 공정시에 종래와는 달리 하부 금속 배선(22)이 노출되지 않는다. 이는 제 2 배리어 금속층(23b)이 에치 버퍼용 역할을 충분히 하기 때문이며, 이로 인하여 콘택홀(25) 저면에는 전기 비저항이 낮은 제 1 배리어 금속층(23a)이 일부 남아있게 된다.In the above, unlike the related art, the lower metal wire 22 is not exposed during the contact etching process for forming the contact hole 25. This is because the second barrier metal layer 23b sufficiently serves as an etch buffer, and thus, a portion of the first barrier metal layer 23a having low electrical resistivity remains on the bottom of the contact hole 25.
도 2c를 참조하면, WF6가스를 사용한 텅스텐 증착 공정을 실시하여 콘택홀(25)을 매립시킨 후, 화학적 기계적 연마 공정과 같이 에치 백 공정을 실시하여 콘택홀(25) 내부에 텅스텐 플러그(27)를 형성한다. 이후, 텅스텐 플러그(27)와 연결되는 상부 금속 배선(28)을 형성한다.Referring to FIG. 2C, a tungsten deposition process using a WF 6 gas is performed to bury the contact hole 25, and then an etch back process is performed as in the chemical mechanical polishing process to make the tungsten plug 27 into the contact hole 25. ). Subsequently, an upper metal wire 28 connected to the tungsten plug 27 is formed.
상기에서, 하부 금속 배선(22)과 텅스텐 플러그(27)의 접촉면에는 전기 비저항이 낮은 제 1 배리어 금속층(23a)이 존재하기 때문에, 종래와 같이 금속 이온과 플루오린 이온의 반응으로 인한 비휘발성 폴리머층이 생성되지 않고, 또한 제 1 배리어 금속층(23a)의 낮은 전기 비저항 특성으로 콘택 저항을 더욱 감소시킬 수 있다.In the above, since the first barrier metal layer 23a having a low electrical resistivity exists on the contact surface of the lower metal wiring 22 and the tungsten plug 27, the nonvolatile polymer due to the reaction of the metal ions and the fluorine ions as in the prior art. The layer is not produced, and the low electrical resistivity of the first barrier metal layer 23a can further reduce the contact resistance.
상술한 바와 같이, 본 발명은 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하는 수단으로 텅스텐 플러그를 사용하는 다층 구조의 금속 배선 형성 방법에서, 하부 금속 배선과 텅스텐 플러그와의 콘택 저항을 개선시키기 위해 적용하는 배리어 금속층을 낮은 비저항 특성을 갖도록 물성을 조정하여 1차 증착한 후, 높은식각 선택비를 갖도록 물성을 조정하여 2차 증착하여 형성하므로, 콘택홀 형성을 위한 식각 공정 동안에 배리어 금속층이 완전히 제거되지 않고 낮은 비저항 특성을 갖는 배리어 금속층이 남게되어, WF6가스를 이용한 텅스텐 증착 공정 동안 금속 배선의 금속 이온과 플루오린 이온과의 반응을 억제시켜 비휘발성 폴리머층이 생성되는 것을 방지할 수 있어 콘택 저항의 증가를 방지할 수 있을 뿐만 아니라, 기존보다 콘택 저항을 더욱 감소시킬 수 있어, 금속 배선에 대한 신뢰성, 안정성 및 성능을 향상시키고, 소자의 고집적화도 실현할 수 있다.As described above, the present invention is to improve the contact resistance between the lower metal wiring and the tungsten plug in the method of forming a metal wiring of a multilayer structure using a tungsten plug as a means for electrically connecting the lower metal wiring and the upper metal wiring. The barrier metal layer to be applied is first deposited by adjusting its physical properties to have low resistivity, and then formed by second deposition by adjusting its physical properties to have a high etching selectivity, so that the barrier metal layer is completely removed during the etching process for forming a contact hole. And a barrier metal layer having a low resistivity is left, and the reaction between the metal ions and the fluorine ions in the metal wiring during the tungsten deposition process using the WF 6 gas can be suppressed to prevent the formation of the nonvolatile polymer layer. In addition to preventing the increase in resistance, more contact resistance than conventional In addition, it is possible to reduce the reliability, stability and performance of the metal wiring, and to achieve high integration of the device.
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|---|---|---|---|
| KR10-2000-0084738A KR100383756B1 (en) | 2000-12-28 | 2000-12-28 | Method of forming a metal wiring in a semiconductor device |
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|---|---|
| KR (1) | KR100383756B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020086532A1 (en) * | 2018-10-22 | 2020-04-30 | Thin Film Electronics Asa | Barrier stacks for printed and/or thin film electronics methods of manufacturing the same, and method of controlling a threshold voltage of a thin film transistor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600182A (en) * | 1995-01-24 | 1997-02-04 | Lsi Logic Corporation | Barrier metal technology for tungsten plug interconnection |
| JPH10125680A (en) * | 1996-10-18 | 1998-05-15 | Sumitomo Metal Ind Ltd | Forming method of multilayer interconnection |
| KR19980015763A (en) * | 1996-08-23 | 1998-05-25 | 김광호 | METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR |
| JPH1187507A (en) * | 1997-07-16 | 1999-03-30 | Fuji Electric Co Ltd | Semiconductor device and manufacture thereof |
| KR20000001883A (en) * | 1998-06-15 | 2000-01-15 | 윤종용 | Contact hole forming method of semiconductor device |
-
2000
- 2000-12-28 KR KR10-2000-0084738A patent/KR100383756B1/en not_active IP Right Cessation
Patent Citations (5)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2020086532A1 (en) * | 2018-10-22 | 2020-04-30 | Thin Film Electronics Asa | Barrier stacks for printed and/or thin film electronics methods of manufacturing the same, and method of controlling a threshold voltage of a thin film transistor |
| US11742363B2 (en) | 2018-10-22 | 2023-08-29 | Ensurge Micropower Asa | Barrier stacks for printed and/or thin film electronics, methods of manufacturing the same, and method of controlling a threshold voltage of a thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020055314A (en) | 2002-07-08 |
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