KR19980015763A - METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR - Google Patents
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Abstract
반도체장치의 금속배선을 형성하는데 있어서, 텅스텐층과 알루미늄층사이에서 전자이동(EM:Electro-Migration)에 대한 신뢰성을 높이기 위해 복층의 금속층을 형성한다. 즉, 티타늄층과 티타늄 나이트라이드층을 형성한다. 이결과 상기 텅스텐층과 알루미늄층의 계면에서 전자의 이동이 원활해지고 종래의 티타늄 나이트라이드층을 단독으로 사용할 때 발생되는 보이드(void)의 발생을 방지할 수 있다.In forming the metal wiring of the semiconductor device, a multilayered metal layer is formed between the tungsten layer and the aluminum layer in order to improve the reliability of the electromigration (EM). That is, a titanium layer and a titanium nitride layer are formed. The movement of electrons at the interface between the tungsten layer and the aluminum layer becomes smooth and the generation of voids generated when the conventional titanium nitride layer is used alone can be prevented.
Description
본 발명은 반도체장치의 금속배선형성방법에 관한 것으로서 특히, 서로 이질적인 성질을 갖는 금속층의 계면에 다층 금속층을 형성하여 두 금속층의 이질성을 최소화하는 방법에 관한 것이다.More particularly, the present invention relates to a method for minimizing the heterogeneity of two metal layers by forming a multi-layered metal layer at an interface of a metal layer having mutually dissimilar properties.
고 집적화에 따라 트랜지스터나 커패시터와 같은 반도체소자들을 형성할 수 있는 영역은 점점 작아지고 있다. 이러한 고 집적화의 영향은 비단 반도체소자들에만 한정되지 않고 반도체장치를 구성하는 모든 요소에 미치고 있다. 예를 들면, 반도체장치를 구성하는 각종 반도체소자들을 전기적으로 연결하는 각종 금속배선이 그 한 예이다. 고 집적화에 따라 금속배선의 전에 비해 매우 가늘어져서 전류의 흐름에 큰 영향을 미친다. 따라서 그 형성공정은 전에 없이 중요해지고 있다.As the integration increases, the area where semiconductor elements such as transistors and capacitors can be formed is becoming smaller and smaller. The effect of such high integration is not limited to the semiconductor elements but covers all the elements constituting the semiconductor device. For example, various types of metal wiring that electrically connect various semiconductor elements constituting a semiconductor device are examples. As the integration increases, it becomes much thinner than before the metal wiring, which greatly influences the current flow. Therefore, the forming process has become important without any prior knowledge.
일반적으로 반도체장치의 제조공정에서 형성되는 금속배선층 구조로는 텅스텐 플러그와 알루미늄층으로 된 구조, 알루미늄층과 알루미늄층으로 된 구조등이 있는데, 텅스텐 플러그와 알루미늄층으로 된 구조는 텅스텐층을 형성한 후 화학기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다) 또는 에치 백공정으로 텅스텐 전면을 평탄화하여 텅스텐 플러그를 형성한다. 이어서 그 위에 알루미늄층을 형성하고 패터닝하여 알루미늄 배선을 형성한다. 텅스텐층과 알루미늄층으로 이루어지는 금속배선을 형성하는 방법은 알루미늄층만으로 형성하는 금속배선형성방법보다 다단계의 공정을 거쳐야하고 다양한 장비를 사용해야 하므로 공정 단순화면에서 그리고 제조비용면에서 다소불리한 면이 없지 않다. 또한, 텅스텐층은 비 저항이 높다. 따라서 반도체장치의 RC지연시간이 길어지는 단점도 있다. 하지만, 이와 같은 단점이 있음에도 불구하고 최근에는 텅스텐 플러그와 알루미늄층을 이용한 금속배선형성방법이 점차 각광을 받고 있는데, 그 이유는 다음과 같다. 반도체장치의 고 집적화가 가속화됨에 따라 콘택홀의 사이즈는 작아지고 동일한 높이라 하더라도 깊이는 홀의 사이즈에 비해 상대적으로 깊어지므로 콘택홀의 단차는 높아진다. 이와 같은 높은 작은 사이즈와 높은 단차를 갖는 콘택홀을 채우기 위해서는 알루미늄층만을 이용한 금속배선형성방법으로는 불가능하다. 즉, 알루미늄층을 이용하여 콘택홀을 채우는 대표적인 방법인 알루미늄 리플로우공정은 콘택홀을 채우는 특성이 콘택홀의 모양이나 하부막 특성, 그리고 리플로우 조건등에 크게 영향을 받으며, 채울수 있는 콘택홀의 사이즈와 단차에 큰 제한이 있다고 알려져 있다. 이와 같은 이유로 인해 공정이나 단가면에서 불리한점이 있지만, 콘택홀을 채우는 특성이 우수한 텅스텐 플러그와 알루미늄층을 이용한 금속배선형성방법에 대한 연구가 활발해지고 있다.Generally, the structure of the metal wiring layer formed in the manufacturing process of the semiconductor device includes a structure of a tungsten plug and an aluminum layer, a structure of an aluminum layer and an aluminum layer, and the structure of a tungsten plug and an aluminum layer forms a tungsten layer A tungsten plug is formed by flattening the entire surface of the tungsten by a chemical mechanical polishing (hereinafter referred to as CMP) or an etch-back process. Then, an aluminum layer is formed thereon and patterned to form an aluminum wiring. The method of forming a metal wiring composed of a tungsten layer and an aluminum layer requires a multi-step process rather than a method of forming a metal wiring formed only of an aluminum layer and requires a variety of equipment, so that there is no disadvantage in terms of a simple process and a manufacturing cost . Further, the tungsten layer has a high resistivity. Therefore, the RC delay time of the semiconductor device becomes longer. However, in spite of these disadvantages, recently, a method of forming a metal wiring using a tungsten plug and an aluminum layer has become increasingly popular. Accompanying the high integration of the semiconductor device, the size of the contact hole is small, and even if the height is the same, the depth becomes relatively deep compared with the size of the hole, so that the step height of the contact hole becomes high. In order to fill such a contact hole having a small size and a high level difference, it is impossible to form a metal wiring using only an aluminum layer. That is, in the aluminum reflow process, which is a typical method of filling the contact holes using the aluminum layer, the filling characteristics of the contact holes are greatly influenced by the shape of the contact holes, the characteristics of the lower films, the reflow conditions, There is a great limitation to this. For this reason, there is a disadvantage in terms of the process and the end face, but research on a method of forming a metal wiring using a tungsten plug and an aluminum layer excellent in the property of filling a contact hole has been actively studied.
텅스텐 플러그와 알루미늄층을 이용한 금속배선형성에서는 서로 이질적인 금속층을 형성하므로 계면의 연속성이 중요해진다. 즉, 전류는 서로 이질적인 물질의 계면을 지날 때, 큰 저항을 받게 된다. 따라서 계면의 성질에 따라 전류의 이동정도가 달라지게 된다. 이러한 이유로 인해 통상 서로 이질적인 금속층의 계면에는 이질성을 최소화하기 위해 특정 금속층을 형성하는데, 종래 기술에서는 텅스텐 플러그와 알루미늄층 사이에 다양한 종류의 금속층을 형성하였다. 구체적인 예를 첨부된 도면을 참조하여 상세하게 설명한다.In the formation of a metal wiring using a tungsten plug and an aluminum layer, a mutual metal layer is formed, so that the continuity of the interface becomes important. That is, currents are subjected to a large resistance when they cross the interfaces of the dissimilar materials. Therefore, the degree of movement of current varies depending on the nature of the interface. For this reason, a specific metal layer is usually formed at the interface of the dissimilar metal layers to minimize heterogeneity. In the prior art, various kinds of metal layers are formed between the tungsten plug and the aluminum layer. Specific examples will be described in detail with reference to the accompanying drawings.
도 1은 반도체장치의 금속배선형성방법에서 일반적으로 발생되는 문제점을 나타낸 도면이고, 도 2는 종래 기술에 의한 반도체장치의 금속배선형성방법을 나타낸 도면이다. 도 1을 참조하면, 이질적인 금속층의 계면에서 발생되는 일반적인 문제점을 볼 수 있는데, 알루미늄층(10)에 캡핑 층(capping layer:12)을 형성한 다음 일부를 제거하고 장벽층(14)를 사이에 두고 텅스텐 플러그(16)를 형성한다. 계속해서 텅스텐 플러그(16)을 포함하는 결과물 전면에 다시 장벽층(18)을 형성하고 그 전면에 다시 알루미늄층(20)을 형성하고 다시 캡핑 층(22)을 형성한다. 이와 같이 금속배선을 형성하는 경우 전류가 텅스텐 플러그(16)의 아래에 형성된 알루미늄층(10)에서 텅스텐 플러그(16)를 통해서 그위에 형성된 알루미늄층(20)으로 흐른다고 하면, 이때, 텅스텐 플러그(16)는 그 아래의 알루미늄층(10)의 계면에서는 장벽층으로 작용하여 그 계면에는 알루미늄이 축적되고 텅스텐 플러그(16)와 그 위에 형성된 알루미늄층(20)의 계면에서는 보이드가 형성된다. 이와 같은 EM특성의 불량은 텅스텐 플러그와 알루미늄층계면의 스트레스와 두 물질간의 열 팽창계수의 상이함에 기인한다. 이러한 이유로 두 물질층간의 상호작용을 최소화하기 위해 텅스텐 플러그와 알루미늄층사이의 계면에는 장벽층으로써 티타늄층, 티타늄 나이트라이드(TiN)층, 텅스텐화 티타늄(TiW) 또는 텅스텐 실리사이드층을 형성한다. 일반적으로 티타늄층은 텅스텐 플러그와 알루미늄층 사이에서 부착층(adhesion layer)으로 사용된다. TiN층은 텅스텐 플러그와 알루미늄층 모두와 반응이 작아서 장벽층(barrier layer)으로 사용된다. TiN층을 사용한 종래 기술에 의한 반도체장치의 금속배선형성방법을 도 2를 참조하여 설명한다. 먼저, 금속배선을 형성하는 과정을 설명하면, 반도체기판(도시하지 않음)의 한 부분과 연결되는 알루미늄층(10)을 형성한다. 알루미늄층(10)의 전면에 TiN층(28)을 반사방지막(Anti-Reflectivity Coating:이하, ARC라 한다)으로 형성한다. 이어서 TiN층(28) 전면에 층간절연막(29)을 형성한다. 이어서 층간절연막(29)의 일부에 알루미늄층(10)의 계면 일부를 노출시키는 콘택홀(31)을 형성한다. 이때, 콘택홀(31)이 형성되는 부분의 TiN층을 완전히 제거하는 것이 필요하다. 왜냐하면, TiN이 알루미늄층(10)위에 남아 있으면, 후속 텅스텐층을 형성하는 온도(∼350℃∼400℃)에서 TiN층(28)과 알루미늄층(10)이 반응하여 콘택홀(31)의 바닥에 절연물질 질화 알루미늄(AlN)층이 형성되어 비어홀(31)를 채우는 금속층의 계면에서 저항이 증가되기 때문이다. 이렇게 비어홀(31)를 형성한 다음, 비어홀(31)내면에 부착층 및 장벽층(30)을 형성한다. 부착층 및 장벽층(30)은 Ti/TiN층으로 형성한다. 계속해서 비어홀(31)에 텅스텐 플러그(16)를 형성한다. 층간절연막(29)과 텅스텐 플러그(16)로 이루어지는 평탄면 전면에 부착층(32)과 알루미늄층(34)을 형성한 다음, 알루미늄층(34) 전면에 다시 캡핑 층으로써 TiN층(36)을 형성한다.FIG. 1 is a view showing a problem generally occurring in a method of forming a metal wiring of a semiconductor device, and FIG. 2 is a view showing a method of forming a metal wiring of a semiconductor device according to the prior art. Referring to FIG. 1, there is a general problem occurring at the interface of a heterogeneous metal layer. A capping layer 12 is formed on the aluminum layer 10, and then a part of the capping layer 12 is removed. And a tungsten plug 16 is formed. Subsequently, a barrier layer 18 is formed on the entire surface of the resultant including the tungsten plug 16, and an aluminum layer 20 is formed on the entire surface of the barrier layer 18 to form the capping layer 22 again. In the case of forming the metal wiring in this way, when a current flows from the aluminum layer 10 formed under the tungsten plug 16 to the aluminum layer 20 formed thereon through the tungsten plug 16, the tungsten plug 16 function as a barrier layer at the interface of the aluminum layer 10 under the aluminum layer 10 so that aluminum is accumulated at the interface and voids are formed at the interface between the tungsten plug 16 and the aluminum layer 20 formed thereon. These defects of the EM characteristics are caused by the stresses at the interface between the tungsten plug and the aluminum layer and the difference in thermal expansion coefficient between the two materials. For this reason, a titanium layer, a titanium nitride (TiN) layer, a titanium tungsten (TiW) or a tungsten suicide layer is formed as a barrier layer at the interface between the tungsten plug and the aluminum layer to minimize the interaction between the two material layers. In general, the titanium layer is used as an adhesion layer between the tungsten plug and the aluminum layer. The TiN layer reacts with both the tungsten plug and the aluminum layer and is used as a barrier layer. A conventional method of forming a metal wiring of a semiconductor device using a TiN layer will be described with reference to FIG. First, a process of forming a metal wiring is described. An aluminum layer 10 connected to a part of a semiconductor substrate (not shown) is formed. A TiN layer 28 is formed on the entire surface of the aluminum layer 10 by an anti-reflection coating (ARC). Then, an interlayer insulating film 29 is formed on the entire surface of the TiN layer 28. Then, a contact hole 31 for exposing a part of the interface of the aluminum layer 10 is formed on a part of the interlayer insulating film 29. At this time, it is necessary to completely remove the TiN layer in the portion where the contact hole 31 is formed. This is because when the TiN remains on the aluminum layer 10, the TiN layer 28 and the aluminum layer 10 react with each other at a temperature (~ 350 캜 to 400 캜) forming the subsequent tungsten layer, (AlN) layer is formed in the via hole 31 and the resistance is increased at the interface of the metal layer filling the via hole 31. After the via hole 31 is formed in this way, an adhesion layer and a barrier layer 30 are formed on the inner surface of the via hole 31. The adhesion layer and the barrier layer 30 are formed of a Ti / TiN layer. Subsequently, a tungsten plug 16 is formed in the via hole 31. An adhesion layer 32 and an aluminum layer 34 are formed on the entire flat surface composed of the interlayer insulating film 29 and the tungsten plug 16 and then a TiN layer 36 is formed again on the entire surface of the aluminum layer 34 as a capping layer .
이와 같이 형성되는 종래 기술에 의한 반도체장치의 금속배선형성방법은 비어홀에서 TiN을 완전히 제거해야하는데, 고 집적화의 추세에 따라 비어 홀의 사이즈는 점점 작아지므로 비어홀 내에서 TiN을 완벽하게 제거하는 것은 쉽지 않다. 따라서 종래 기술에 의한 반도체장치의 금속배선형성방법은 비어 홀 바닥의 국소부위에 고 저항체가 존재할 가능성이 높아지고 이 부분에서 전류의 크라우딩(crowing)현상으로 인해 EM결함이 가속화된다.In the conventional method of forming a metal wiring of a semiconductor device, the TiN should be completely removed from the via hole, and since the size of the via hole gradually decreases with the trend toward high integration, it is not easy to completely remove TiN in the via hole . Therefore, in the method of forming a metal wiring of a semiconductor device according to the related art, there is a high possibility that a high-resistance material exists in a local portion of a via hole bottom, and EM defects are accelerated due to a current crowding phenomenon.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위해 다층 금속층을 캡핑층으로 사용하는 반도체장치의 금속배선 형성방법을 제공함에 있다.It is therefore an object of the present invention to provide a method of forming a metal wiring of a semiconductor device using a multilayered metal layer as a capping layer in order to solve the above-mentioned problems.
도 1은 반도체장치의 금속배선형성방법에서 일반적으로 발생되는 문제점을 나타낸 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing a problem generally caused in a method of forming a metal wiring of a semiconductor device.
도 2는 종래 기술에 의한 반도체장치의 금속배선형성방법을 나타낸 도면이다.2 is a view showing a conventional method of forming a metal wiring of a semiconductor device.
도 3은 본 발명에 의한 반도체장치의 금속배선형성방법을 나타낸 도면이다.3 is a view showing a method of forming a metal wiring of a semiconductor device according to the present invention.
도 4는 종래 및 본 발명에 의한 금속배선형성방법으로 형성한 금속배선에서 측정한 EM결함이 나타나는 시기를 측정한 그래프이다.FIG. 4 is a graph illustrating a measurement time of EM defects measured in a metal wiring formed by a conventional and a metal wiring forming method according to the present invention.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치의 금속배선 형성방법은 두개의 이질적인 제1 및 제2 금속층사이에 캡핑 층을 구비하는 반도체장치의 금속배선에 있어서, 상기 캡핑 층은 복층의 금속층으로 형성하고 상기 복층의 상층에는 상기 제2 금속층을 형성하는 것을 특징으로 한다.In order to achieve the above object, a metal wiring forming method of a semiconductor device according to the present invention is a metal wiring of a semiconductor device having a capping layer between two different first and second metal layers, And the second metal layer is formed on the upper layer of the multiple layers.
상기 제1 및 제2 금속층은 각각 텅스텐 플러그 및 알루미늄층으로 형성한다. 상기 복층의 금속층은 Ti/TiN층을 순차적으로 형성하여 형성한다.The first and second metal layers are each formed of a tungsten plug and an aluminum layer. The multilayered metal layer is formed by sequentially forming a Ti / TiN layer.
본 발명은 Ti/TiN층으로 구성되는 캡핑 층을 알루미늄층 전면에 형성하여 TiN층 및 텅스텐층이 알루미늄층과 직접 접촉되는 것을 방지하여 종래기술에 의한 금속배선형성방법에서 비어홀을 통한 텅스텐플러그와 알루미늄층의 접촉계면에서 형성되는 고 저항체가 형성되는 것을 방지할 수 있다. 이러한 결과로 인해 본 발명에 의한 금속배선형성방법에서는 EM특성을 개선시켜 금속배선에서 EM결함 발생시기는 종래에 비해 매우 길다.A capping layer composed of a Ti / TiN layer is formed on the entire surface of an aluminum layer to prevent direct contact of the TiN layer and the tungsten layer with the aluminum layer. Thus, in the metal wiring forming method according to the prior art, It is possible to prevent the formation of a high-resistance material formed at the contact interface of the layer. As a result, in the metal wiring forming method according to the present invention, the EM characteristic is improved, and the EM defective period in metal wiring is much longer than in the prior art.
이하, 본 발명의 실시예에 의한 반도체장치의 금속배선형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 반도체장치의 금속배선형성방법을 나타낸 도면이고, 도 4는 종래 및 본 발명에 의한 금속배선형성방법으로 형성한 금속배선에서 측정한 EM결함이 나타나는 시기를 측정한 그래프이다. 도 3을 참조하여 본 발명에 의한 반도체장치의 금속배선 형성하는 과정을 설명한다. 먼저, 반도체기판(도시하지 않음)에 반도체기판과 연결되는 제1 금속층(40)을 형성하고 계속해서 상기 제1 금속층(40)의 전면에 복층의 금속층을 사용하여 캡핑 층(46)을 형성한다. 상기 제1 금속층(40)은 알루미늄층으로 형성한다. 그리고 상기 캡핑 층(46)은 티타늄층(42)과 티타늄 나이트라이드층(44)을 순차적으로 형성하여 형성한다. 상기 캡핑 층(46)의 전면에는 층간절연막(47)을 형성한다. 이어서, 상기 층간절연막(47)에 상기 캡핑 층(46)의 상층인 티타늄 나이트라이드층(44)의 계면일부를 노출시키는 비어홀(Via hole:48)을 형성한다. 상기 비어홀(48)의 내면에는 도면에서는 단일층을 도시한 부착층 및 장벽층(50)을 Ti/TIN층으로 형성한다. 상기 부착층 및 장벽층(50)이 형성된 비어홀(48)에는 제2 금속층(52)을 형성한다. 상기 제2 금속층(52)은 텅스텐 플러그(52)로 형성한다. 상기 텅스텐 플러그는 상기 비어홀(48)을 채우는 텅스텐층을 상기 층간절연막(47) 전면에 형성한 다음 그 전면을 CMP 또는 에치 백공정으로 평탄화하여 형성한다. 상기 층간절연막(47)과 제2 금속층(52)로 이루어지는 평탄면의 전면에는 부착층(54)으로 티타늄층을 형성한다. 이어서, 상기 부착층(54)의 전면에 제3 도전층(56)을 형성한다. 상기 제3 도전층(56)은 알루미늄층으로 형성한다. 상기 제3 도전층(56)의 전면에는 캡핑 층으로써 티타늄층(58) 및 티타늄나이트라이드층(60)을 순차적으로 형성한다.FIG. 3 is a view showing a method of forming a metal wiring of a semiconductor device according to the present invention, and FIG. 4 is a graph showing a measurement time of EM defects measured in a metal wiring formed by a conventional and a metal wiring forming method according to the present invention . A process of forming a metal wiring of a semiconductor device according to the present invention will be described with reference to FIG. First, a first metal layer 40 connected to a semiconductor substrate is formed on a semiconductor substrate (not shown), and then a capping layer 46 is formed by using a multi-layer metal layer on the entire surface of the first metal layer 40 . The first metal layer 40 is formed of an aluminum layer. The capping layer 46 is formed by sequentially forming a titanium layer 42 and a titanium nitride layer 44. An interlayer insulating film 47 is formed on the entire surface of the capping layer 46. A via hole 48 is formed in the interlayer insulating layer 47 to expose a part of the interface of the titanium nitride layer 44 as an upper layer of the capping layer 46. On the inner surface of the via hole 48, an adhesion layer and a barrier layer 50, each showing a single layer, are formed of a Ti / TIN layer. A second metal layer 52 is formed on the via hole 48 in which the adhesion layer and the barrier layer 50 are formed. The second metal layer 52 is formed of a tungsten plug 52. The tungsten plug is formed by forming a tungsten layer filling the via hole 48 on the entire surface of the interlayer insulating film 47 and planarizing the entire surface by a CMP or etch back process. A titanium layer is formed on the entire surface of the flat surface composed of the interlayer insulating film 47 and the second metal layer 52 with an adhesion layer 54. Next, a third conductive layer 56 is formed on the entire surface of the adhesion layer 54. The third conductive layer 56 is formed of an aluminum layer. A titanium layer 58 and a titanium nitride layer 60 are sequentially formed on the entire surface of the third conductive layer 56 as a capping layer.
이상, 본 발명에 의한 반도체장치의 금속배선형성방법은 상기 서로 이질적인 제1 및 제2 금속층의 계면에 복층으로 캡핑 층을 형성한다. 상기 복층은 티타늄층과 그 전면에 형성된 티타늄 나이트라이드층으로 형성하는데, 이중 티타늄층은 상기 제1 금속층인 알루미늄층과 티타늄나이트라이드층이 접촉되는 것을 방지한다. 또한, 비어홀은 상기 복층의 상층인 티타늄 나이트라이드층을 노출시켜서 그 위에 상기 제2 금속층인 텅스텐 플러그를 형성한다.As described above, in the method for forming a metal wiring of a semiconductor device according to the present invention, a capping layer is formed in a multilayered structure at the interface between the first and second metal layers. The multi-layer is formed of a titanium layer and a titanium nitride layer formed on the entire surface of the titanium layer. The double titanium layer prevents the aluminum layer, which is the first metal layer, from contacting the titanium nitride layer. Further, the via hole exposes the titanium nitride layer which is the upper layer of the multi-layer, and forms the tungsten plug which is the second metal layer thereon.
따라서 종래 기술에 의한 반도체장치의 금속배선형성방법에서 처럼 상기 알루미늄층과 티타늄 나이트라이드층이 반응할 수 있는 가능성을 완전히 배제하여 EM결함이 나타나는 시기가 종래보다 훨씬 늦어진다. 이러한 결과는 도 4를 참조하면, 쉽게 알 수 있다. 도 4에서 가로 축은 시간을 나타내고 세로 축은 퍼센트(%)를 나타낸다. 도 4에서 참조부호●는 종래기술에 의한 경우로서 상기 캡핑 층을 티타늄층 단독으로 사용한 경우이다. 그리고 참조부호○는 본 발명에 의한 경우로서 상기 캡핑 층을 상술한 바와 같이 복층으로 형성하는 경우이다. 도 4는 200℃, 6mA/CM2의 조건하에서 평균 EM결함이 나타나는 시기를 측정한 것인데, 종래기술은 2×105(sec)이지만, 본 발명의 경우는 8×105(sec)이다. 즉, 본 발명에 의한 반도체장치의 금속배선형성방법으로 금속배선을 형성할 때, 종래보다 약 4배정도 EM결함이 나타나는 시기가 늦어진다. 따라서 종래에 비해 EM신뢰성이 높아진다. 이와 같은 원인은 상기 캡핑 층(46)이 전류 바이패스(bypass)역할을 하기 때문이다.Therefore, the possibility that the aluminum layer and the titanium nitride layer can react with each other is completely eliminated as in the conventional method of forming a metal wiring of a semiconductor device, and the timing at which EM defects appear is much slower than in the prior art. This result can be easily seen with reference to FIG. In FIG. 4, the horizontal axis represents time and the vertical axis represents percent (%). In Fig. 4, the reference character & cir & indicates a case where the capping layer is used as the titanium layer alone. And reference character O denotes a case where the capping layer is formed as a multilayer as described above according to the present invention. 4 is geotinde a measure of the time the average EM defect appearing under the condition of 200 ℃, 6mA / CM 2, but the prior art 2 × 10 5 (sec), in the case of the present invention is an 8 × 10 5 (sec). That is, when the metal wiring is formed by the metal wiring forming method of the semiconductor device according to the present invention, the time at which the EM defects appear is about four times slower than in the prior art. Therefore, the reliability of the EM is higher than that of the prior art. This is because the capping layer 46 serves as a current bypass.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications can be made by those skilled in the art within the technical scope of the present invention.
Claims (3)
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| KR1019960035201A KR19980015763A (en) | 1996-08-23 | 1996-08-23 | METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR |
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|---|---|---|---|---|
| KR100383756B1 (en) * | 2000-12-28 | 2003-05-14 | 주식회사 하이닉스반도체 | Method of forming a metal wiring in a semiconductor device |
| KR100621758B1 (en) * | 1999-07-08 | 2006-09-07 | 삼성전자주식회사 | Metal wiring of semiconductor device and manufacturing method |
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1996
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|---|---|---|---|---|
| KR100621758B1 (en) * | 1999-07-08 | 2006-09-07 | 삼성전자주식회사 | Metal wiring of semiconductor device and manufacturing method |
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