KR100372090B1 - 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진2차원 배열 구조와 메모리 매핑방법 - Google Patents

Abstract

본 발명은 임베디드 3차원 그래픽 가속기에서 두 단계 계층으로 이루어진 프로세서들과 메모리가 메모리 인터페이스 회로를 통해 연결되어 EML 기술의 넓은 메모리 밴드 폭을 최대한 활용하며 디자인 유동성을 높이는, 가상으로 메워진 2차원 배열구조 ViSTA와 화면을 폴리곤 크기에 맞게 Nx1 크기의 라인블록(LB)으로 분할하며, 인접한 라인블록의 데이터는 서로 다른 메모리로 저장하는 SALBA 메모리 매핑방법에 관한 것으로서, 임베디드 3차원 그래픽 가속기에 사용되는 구조에서 하나 혹은 여러 개의 두 단계 계층으로 구성된 프로세서들이 메모리 인터페이스 회로를 통해 메모리와 간접적으로 연결되어 물리적으로 1차원 배열을 이루며, 첫 번째 프로세서의 파이프 라이닝에 따라 또 다른 1차원 배열을 이뤄, 가상으로 메워진 2차원 배열구조를 이루는 제1과정; NxN 크기로 잘려진 폴리곤에 대해, 화면을 Nx1의 라인블록(LB)으로 나누는 제 2 과정; 상기 제 2 과정에서 나뉘어진 라인블록에 대해, 서로 인접한 라인블록들은 서로 다른 메모리로 매핑하는 SALBA메모리 매핑을 통해 전력소모를 줄이고 연속적이며 동시적인 RMW를 가능하게 하는 제 3과정; 상기 제 3과정에서, 하나의 라인블록에 할당된 메모리로부터 데이터를 읽고 쓸 때 폴리곤의 모양에 따라 I/O 드라이버의 전력소모를 줄이게 하는 제 4과정을 포함한다.

Description

임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법 {Virtually Spanning 2D Array Architecture and Memory Mapping Method for Embedded 3D Graphics Accelerator}

본 발명은 EML(Embedded Memory Logic) 기술의 넓은 메모리 폭을 효율적으로 사용하여 3차원 그래픽 가속기의 성능을 높일 수 있도록 하기 위하여 가상으로 메워진 2차원 배열 구조와 새로운 메모리 매핑 방법을 사용함으로써 임베디드 3차원 그래픽 가속기의 성능을 높이는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법에 관한 것이다.

일반적으로, 휴대용 음향 기기, 휴대전화, 개인 정보 단말기(PDA)와 같은 휴대용 정보 기기의 수요가 증가함에 따라 그 기능들도 문자 중심의 개인 일정관리에서부터 실시간 MP3 오디오, 동영상 재생 및 3차원 그래픽 처리를 가능하게 하는 멀티 미디어 어플리케이션으로 발전하고 있다.

이러한 어플리케이션을 처리하기 위해서는 고성능의 프로세서가 요구되지만, 배터리를 사용하는 휴대 기기의 특성 때문에 많은 전력을 소모하는 데스크탑 프로세서들은 사용될 수 없다.

따라서, 전력을 낮추기 위해, 낮은 동작주파수에서 원하는 높은 성능을 낼 수 있는 별도의 멀티미디어 유닛이 저 전력 프로세서 내부에 추가되는 추세이다.

이러한 유닛으로는 MPEG-4 비디오 디코더, 메모리, 3차원 그래픽 가속기(3DRE) 등이 있으며, 이들은 EML 기술을 이용하여 하나의 칩 안에 구현되고 있다. EML 기술을 사용하면 메모리와 프로세서를 하나의 칩에 집적시킴으로써 넓은 메모리 밴드 폭을 쉽게 사용할 수 있기 때문에, 메모리 밴드 폭 요구 량이 많은 3차원 그래픽 가속기에 점차 적용되고 있다.

하지만 메모리와 프로세서가 별도의 칩으로 분리되어 있던 기존의 시스템 구조를 EML 기술에 그대로 적용하면 많은 성능 향상을 얻을 수 없기 때문에, EML 기술에 적합한 새로운 시스템 구조를 제안하여 설계하여야 한다.

기존 구조에서는 프로세서의 밴드 폭이 32, 62, 128비트 등으로 제한되어 있기 때문에 1024비트 이상의 넓은 메모리 밴드 폭을 효과적으로 사용하지 못한다는 문제점이 발생되었다.

상술한 문제점을 첨부한 도면을 참조하여 살펴보면, 도 1a 내지 도 1d는 EML 기술을 사용하는 기존의 3차원 그래픽 가속기 구조의 예시 도이다.

상기 도 1a는 하나의 메모리에 연결된 일반적인 목적의 프로세서 (GPP : General Purpose Processor)의 대표도로서 프로세서와 메모리를 단지 하나의 칩에 집적시켜 놓은 것에 불과해, 프로세서의 좁은 버스 폭의 제약 때문에 많은 성능 향상을 기대할 수 없다.

또한, 도 1b는 하나의 메모리에 연결된 특수한 목적의 프로세서 (SPP : Special Purpose Processor)의 대표 도로써, 상기 도 1a의 일반적인 프로세서가 아닌 넓은 버스 폭을 갖는 3차원 그래픽 가속기능을 위한 특수한 목적의 프로세서를 내장한 것이다. 즉, 도 1a의 구조와 도 1b의 구조에서는 메모리 하나로부터 뱅크 인터리빙 등의 기법을 사용하여 데이터를 순차적으로 억세스하고 있으므로, 동시에 사용할 수 있는 메모리 밴드 폭이 넓지 않아 EML의 장점을 최대한 활용했다고 보기 어렵다. 또한, 뱅크인터리빙 과정에서, 계산에 필요하지 않은 데이터가 함께 전송될 수 있기 때문에 전력 소모도 많은 단점이 있다.

또한, 도 1c는 여러 개의 독립된 메모리와 프로세서의 1차원 연결의 대표도로서 여러 개의 프로세서들이 각각의 메모리에 직접 연결되어 독립적으로 동작한다. 이 구조에서는 각각의 프로세서가 병렬로 동작하며, 메모리의 데이터도 병렬로 억세스되기 때문에 메모리 밴드폭 사용량이 매우 높은 구조이다. 하지만 이 구조는 2차원 그래픽에 최적화된 것으로, 3차원 그래픽 연산에는 적합하지 않다는 문제점을 내포하고 있다.

마지막으로 도 1c는 여러 개의 독립된 메모리와 프로세서의 2차원 연결의 대표도로서 2차원으로 연결된 여러 개의 프로세서들이 각각의 메모리에 직접 연결되어 독립적으로 동작한다. 이 구조 역시, 각각의 메모리에 직접 연결되어 독립적으로 동작하고, 메모리를 억세스 하기 때문에 밴드폭 사용량이 매우 높은 구조라 할 수 있다. 또한, 3차원 그래픽은 2차원 배열구조에 적합한 연산을 필요로 하기 때문에, 3차원 그래픽에 적합한 구조라 할 수 있다.

하지만 상기 도 1c와 도 1d에 도시되어 있는 구조에서는 메모리와 프로세서가 정확하게 결합되어 있기 때문에, 회로의 레이아웃이 어려우며, 메모리와 프로세서 어느 하나만 새로 바뀌어도 전체를 다시 설계해야 하기 때문에 설계의 유동성이 적다는 문제점을 내포하고 있다.

또한, 각각의 프로세서에 해당하는 메모리들은 각각의 컨트롤러를 별도로 갖고 있어야 하기 때문에, 메모리의 셀 효율이 높지 않아 많은 량의 메모리를 집적하는데 어려움이 있다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 EML 기술의 넓은 메모리 폭을 효율적으로 사용하여 3차원 그래픽 가속기의 성능을 높일 수 있도록 하기 위하여 가상으로 메워진 2차원 배열 구조와 새로운 메모리 매핑 방법을 사용함으로써 임베디드 3차원 그래픽 가속기의 성능을 높이는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법을 제공하는 데 있다.

도 1a 내지 도 1d는 EML 기술을 사용하는 기존의 3차원 그래픽 가속기 구조의 예시도;

도 2는 ViSTA(가상으로 연결된 2차원 배열) 구조의 대표도;

도 3은 ViSTA 구조의 동작을 나타내는 예시도;

도 4는 SALBA 메모리 매핑의 대표도;

도 5는 하나의 라인블록이 실제 메모리에 저장되는 방법의 예시도;

도 6은 SALBA 메모리 매핑에서 폴리곤이 저장되는 방법의 예시도; 및

도 7은 SALBA 메모리 매핑의 동작도이다.

상기 목적을 달성하기 위한 본 발명의 특징은, 임베디드 3차원 그래픽 가속기에 사용되는 구조에서 하나 혹은 여러 개의 두 단계 계층으로 구성된 프로세서들이 메모리 인터페이스 회로를 통해 메모리와 간접적으로 연결되어 물리적으로 1차원 배열을 이루며, 첫 번째 프로세서의 파이프 라이닝에 따라 또 다른 1차원 배열을 이뤄, 가상으로 메워진 2차원 배열구조를 이루는 제1과정; NxN 크기로 잘려진 폴리곤에 대해, 화면을 Nx1의 라인블록(LB)으로 나누는 제 2 과정; 상기 제 2 과정에서 나뉘어진 라인블록에 대해, 서로 인접한 라인블록들은 서로 다른 메모리로 매핑하는 SALBA(Selective and Alternative Line-Block Activation) 메모리 매핑을 통해 전력소모를 줄이고 연속적이며 동시적인 RMW(Read-Modify-Write)를 가능하게 하는 제 3과정; 상기 제 3과정에서, 하나의 라인블록에 할당된 메모리로부터 데이터를 읽고 쓸 때 폴리곤의 모양에 따라 I/O 드라이버의 전력소모를 줄이게 하는 제4과정을 포함하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 부가적인 특징으로 ViSTA(Virtually spanning 2D Array) 구조는 2차원 로컬리티를 갖고 있는 3차원 그래픽 가속연산에 적합하도록 설계되어 넓은 메모리 밴드 폭을 효율적으로 사용할 수 있는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 부가적인 다른 특징으로 SALBA 메모리 매핑 방법은 3차원 그래픽 연산이 연속적으로 수행될 수 있도록 설계되어 메모리를 억세스 하는 데 있다.

본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 2는 ViSTA 구조의 대표 도이다. 1+8개의 프로세서는 계층적으로 연결되어 있으며, 첫 번째 레벨의 프로세서의 연산 결과가 병렬로 동작하는 8개의 두 번째 레벨의 프로세서들로 전달된다.

두 번째 레벨의 프로세서들은 메모리 인터페이스를 통해 메모리를 억세스 하게 된다. 각각의 프로세서들은 메모리 인터페이스를 통해 메모리를 억세스 하게 된다. 각각의 프로세서들은 도 2에서 보는 바와 같이 물리적으로 메모리 인터페이스회로를 통해 메모리로 연결되어 있지만, 논리적으로도 상기 도 1d와 같이 각각 자신에게 할당된 독립적인 메모리를 억세스 하는 것처럼 동작하며, 이는 메모리 인터페이스 회로를 통해 가능하게 된다.

도 3은 ViSTA 구조의 동작을 나타내는 예시 도이다. 도 3의 오른쪽에서 보듯이, 3차원 그래픽 연산의 필수가 되는 폴리곤 렌더링은 2차원 스크린 상에서 수직과 수평의 2차원 로컬리티를 갖고 있기 때문에 3차원 그래픽 가속기 역시 2차원 구조를 갖는 것이 효율적이다.

본 구조에서는 두 번째 레벨의 프로세서들(도 3의 PP)과 메모리들이 메모리 인터페이스를 통해 연결되어 수평적으로 1차원 배열 구조를 이루고 있으며 첫 번째 프로세서(도 3의 EP)는 파이프라이닝을 통해 시간에 따라 수직으로 1차원 배열을 이루게 되어, 가상적으로 2차원 배열을 이루게 된다.

부연 설명하면, 두 번째 레벨의 프로세서들과 각각의 메모리가 직접적으로 연결되어 있는 경우에는 메모리와 프로세서가 도 1c와 도 1d에서와 같이 단단히 결합되어야 하기 때문에 디자인의 유동성과 메모리의 셀 효율이 떨어진다. 하지만 본 발명에서 제시하는 바와 같은 간접적인 메모리 접근에서는 메모리 인터페이스 회로가 메모리와 프로세서 중간의 교량 역할을 하기 때문에 보다 많은 디자인 유동성이 주어진다.

메모리 또는 프로세서의 구조가 바뀌었을 경우, 서로를 재 설계할 필요 없이, 메모리 인터페이스 회로만 다시 설계하여 두 부분을 연결시키면 된다. 또한 메모리가 프로세서와 분리되어 있으므로, 도 1d의 구조에서와 같이 메모리가 작은 단위로 분리되어 있지 않고, 커다란 블록들로 이루어져 있게 되므로 셀 효율이 증가하여 많은 량의 메모리를 집적할 수 있다.

도 4는 SALBA 메모리 매핑의 대표 도이다.

SALBA는 도 2의 ViSTA 구조를 최대로 활용하기 위해서 제안된 메모리 매핑 방법이다. 화면을 8x1 픽셀의 라인블록으로 나누고, 서로 인접하는 라인블록은 서로 다른 독립된 메모리로 매핑하는 방법이다.

첨부한 도 4를 부연 설명하면, 8x8 폴리곤 크기는 3차원 그래픽에서 널리 사용되는 값이며, 만약 사용되는 폴리곤이 NxN 크기로 잘려진다면, 라인블록은 Nx1의 크기를 갖는다.

도 5는 하나의 라인블록이 실제 메모리에 저장되는 방법의 예시 도이다. 하나의 라인블록은 8개의 픽셀을 포함하고 있고, 하나의 픽셀은 24bit의 R, G, B 색깔 정보와 16bit의 Z좌표 정보를 포함하고 있기 때문에 8 x (24+16)=320 bit의 데이터 폭이 필요하다.

EML 기술에서는 메모리로부터 넓은 밴드 폭으로 데이터를 잃고 쓸 수 있으므로 하나의 라인블록을 한번에 억세스 하여 메모리 효율을 극대화한다.

도 4에서 메모리가 좌우 두 부분으로 분리되어 있는 이유는 전력을 줄이기 위함이다. 8x8 크기의 폴리곤 내부의 픽셀은 그 위치에 따라 좌측 메모리와 우측 메모리에 나뉘어 저장되게 되며 둘 중 하나의 메모리에만 저장될 수도 있다.

예를 들면, 도 4의 폴리곤을 렌더링할 때, 폴리곤 안의 제일 위 라인에서는 메모리 A0만 활성화되며, 두 번째 라인에서는 메모리 A1과 B1이 동시에 활성화된다.

따라서, 계산 과정에 필요한 메모리만 선택적으로 활성화 할 수 있어, 불필요한 전력소모를 막는다.

한편, 화면의 각 수평라인들은 서로 다름 메모리에 저장되어 있기 때문에 매 클록 사이클마다 연속적으로 렌더링 연산을 할 수 있어 3차원 그래픽 가속기의 효율을 최대로 한다.

예를 들면, 도 4의 제일 우측의 매크로(Macro) AO, BO로 데이터를 저장하는 동시에, 매크로(Macro) A1, B1로부터 데이터를 읽어와 두 번째 수평라인을 렌더링 한다.

그러므로, 기존의 메모리 매핑 방법에서는, 읽기와 쓰기를 동시에 할 수 없기 때문에, 쓰기동작을 하고 있는 도중에는 렌더링 연산을 할 수 없었지만, 본 발명에서는 화면의 위로부터 아래로 매 라인마다 번갈아 가며 서로 다른 메모리로 픽셀 값을 저장하고, 각각의 메모리를 완전히 독립적으로 컨트롤하여 연속적이고, 동시적인 메모리 억세스를 할 수 있다.

도 6은 SALBA 메모리 매핑에서 폴리곤이 저장되는 방법의 예시도이다. 폴리곤 내부의 점들은 각각의 라인블록에 해당하는 메모리들로 나뉘어 저장되며, 저장되고(write) 다시 읽을 때(read) 전력소모를 줄이기 위해 각각의 메모리의 I/O 마스크 기능을 이용하여 원하지 않는 I/O 드라이버를 사용하지 않게 된다.

부연 설명하면, 폴리곤의 모양에 따라 I/O 마스크 값을 변화시켜, 라인블록 중 폴리곤이 있는 부분의 I/O 드라이버만 활성화(enable)한다. 따라서, 좌우로 분리되어 선택적으로 활성화된 메모리에서 I/O 마스크에 의해 한번 더 선택적으로 I/O 드라이버를 활성화하게 되어 불필요한 전력소모를 최소로 한다.

또한, 메모리가 상하 두 부분으로 분리되어 있는 이유는 연속적(continuous)이며 동시적(simultaneous)으로 RMW(Read-Modify-Write) 메모리 억세스를 가능하게 하기 위함이다. 3차원 그래픽에서는 기존에 메모리에 저장된 값을 읽고(read), 그 값을 변경하여(modify), 다시 저장하는(write) RMW 메모리 억세스를 하는데, 기존의 메모리 매핑방법에서는 읽고 있는 도중에 동시에 저장할 수 없다.

도 7은 SALBA 메모리 매핑의 동작도이다. 왼쪽 그래프에서 흰색으로 표시된 것은 A0, B0 메모리이며, 어두운 색 빗금으로 표시된 것은 A1, B1 메모리이다. 그래프의 X축은 클록 싸이클의 증가를 나타내며, Y축은 도 3의 오른쪽 아래에 있는 폴리곤을 둘러싸고 있는 8×8 사각형 내부의 수평 라인(8개의 픽셀로 이루어짐)을 나타낸다. 도 7의 오른쪽은 이를 클록 싸이클에 따라 도시한 것이다. 도 7에서 볼 수 있듯이, A0, B0 메모리와 A1, B1 메모리는 서로 읽기 동작과 쓰기 동작을 엇갈아가며 수행하며, 각각의 메모리는 쉬지 않고 연속적으로 계속 읽기 동작과 쓰기 동작을 반복하게 된다.

부연 설명하면, 3차원 그래픽 가속기가 첫 번째 클록 싸이클에서 A0, B0 메모리로부터 데이터를 읽어(Read), 첫 번째 수평라인을 렌더링하고(Modify), 두 번째 클록 싸이클에서 이를 다시 A0, B0로 저장(Write)한다. 도 7의 오른쪽에서 보듯이, 두 번째 클록 싸이클에서 A0, B0로 데이터를 저장(Write)하는 동시에, A1, B1으로부터 데이터를 읽어(Read)와 두 번째 수평라인을 렌더링한다. 따라서, 매 클록싸이클마다 연속적으로 렌더링 연산을 할 수 있어 3차원 그래픽 가속기의 효율을 최대로 한다.

본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 첨부된 특허 청구범위에 위해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

상술한 바와 같이 동작하는 본 발명에 따른 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법을 제공하면, 본 발명의 ViSTA 구조는 EML 기술을 사용한 3차원 그래픽 가속기의 효율과 디자인 유동성을 높일 수 있는 효과가 있으며, SALBA 메모리 매핑 방법은 전력 소모를 줄이며, 연속적이고 동시적인 메모리 억세스를 가능하게 하여 3차원 그래픽 가속기의 성능을 최대한 활용할 수 있도록 하는 효과가 있다.

따라서, 휴대용 음향 기기, 휴대전화, 개인 정보단말기(PDA)와 같은 휴대용 정보 기기의 프로세서에 내장되는 3차원 그래픽 가속기에 유용하게 사용될 수 있는 효과가 있다.

Claims (3)

1. 임베디드 3차원 그래픽 가속기에 사용되는 구조에서 하나 혹은 여러 개의 두 단계 계층으로 구성된 프로세서들이 메모리 인터페이스 회로를 통해 메모리와 간접적으로 연결되어 물리적으로 1차원 배열을 이루며, 첫 번째 프로세서의 파이프 라이닝에 따라 또 다른 1차원 배열을 이뤄, 가상으로 메워진 2차원 배열구조를 이루는 제1과정;

   NxN 크기로 잘려진 폴리곤에 대해, 화면을 Nx1의 라인블록(LB)으로 나누는 제 2 과정;

   상기 제 2 과정에서 나뉘어진 라인블록에 대해, 서로 인접한 라인블록들은 서로 다른 메모리로 매핑하는 SALBA메모리 매핑을 통해 전력소모를 줄이고 연속적이며 동시적인 RMW를 가능하게 하는 제 3과정;

   상기 제 3과정에서, 하나의 라인블록에 할당된 메모리로부터 데이터를 읽고 쓸 때 폴리곤의 모양에 따라 I/O 드라이버의 전력소모를 줄이게 하는 제 4과정을 포함하는 것을 특징으로 하는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법.
2. 제 1항에 있어서,

   ViSTA 구조는 2차원 로컬리티를 갖고 있는 3차원 그래픽 가속연산에 적합하도록 설계되어 넓은 메모리 밴드 폭을 효율적으로 사용할 수 있는 것을 특징으로 하는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법.
3. 제 1항에 있어서,

   SALBA 메모리 매핑 방법은 3차원 그래픽 연산이 연속적으로 수행될 수 있도록 설계되어 메모리를 억세스 하는 것을 특징으로 하는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법.