KR100371420B1

KR100371420B1 - 버스정렬된구적fm검출기

Info

Publication number: KR100371420B1
Application number: KR1019960009841A
Authority: KR
Inventors: 웨인 밀러 릭; 마크 허친슨 다니엘
Original assignee: 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1995-04-05
Filing date: 1996-04-02
Publication date: 2003-04-03
Also published as: US5596298A; JPH08288747A; DE69604111D1; MY123749A; TR199600275A2; CN1141531A; EP0736966B1; DE69604111T2; SG50650A1; IN187665B; CN1067192C; EP0736966A1; KR960039594A

Abstract

구적 EM 검출기에서, 복조는 신호 동조 LC 회로(32,34)를 포함하는 위상 쉬프팅 네트워크(26)에 의해 위상 쉬프트 진폭 제한된 FM 변조 정보 신호의 변형에 의해 진폭 제한된 FM 변조 정보 신호를 곱셈하는 곱셈형 검출기(18)에 의해 수행된다. LC 회로가 FM 신호의 반송파 주파수에 동조되는 것을 확실하게 하기 위해 LC 회로는 버스 제어된 DAC(44)에 의해 발생되는 제어 신호에 응답하는 가변 임피던스 장치(40)에 의해 동조된다. 제어 신호는 회로가 복조기에 결합되는 집적 회로(10)의 동일한 핀(42)에서 가변 임피던스 장치(40)에 결합된다.

Description

버스 정렬된 구적 FM 검출기{BUS ALIGNED QUADRATURE FM DETECTOR}

본 발명은 버스 정렬된 구적 FM 검출기에 관한 것이다. 소위 구적 검출기를 사용하는 주파수 변조(FM) 검출은 널리 알려져 있다. 이러한 종류의 FM 검출기는통상적으로 진폭 제한된 FM 변조 정보 신호(기준 신호)에 의해 구동되는 하나의 입력 단자 및 RLC 네트워크를 포함하는 동조 회로를 사용하여 기준 신호에 대해 구적 (90°) 위상이 이동되는 기준 신호의 버젼으로 구동되는 다른 입력 단자를 갖는 4개의 4분 구간 곱셈기이다. 단일 동조 회로에 있어서, 변조 신호의 중심 (반송파) 주파수에 가까운 직선 라인에 밀접하게 근접하는 동안, 상기 검출기의 전송 특성 결과는 FM 신호의 주파수가 명백히 이탈하면 직선 라인으로부터 멀어진다. 종래의 FM 방송 신호(±75KHz)의 폭 편차 때문에, 직선 라인으로부터의 이탈은 특히 확성 오디오 신호에 고조파 왜곡을 발생시킨다.

동조 회로의 위상 대 주파수 곡선의 경사는 "Q"에 의해 결정된다. 왜곡은 상기 "Q"를 낮춤으로써 감소될 수 있지만, 이는 출력 신호 레벨을 저하시켜 신호 대 잡음(S/N)비가 감소되게 한다. 이는 구적 FM 검출기가 전체 고조파 왜곡 (THD)과 S/N 사이에 선형성 대 감도 교환(trade-off)이 필요하다는 것을 의미한다.

동조 회로의 인덕턴스와 커패시턴스 값의 허용 범위는 위상 대 주파수 곡선의 중심을 FM 반송파 주파수에 두지 않을 수 있다. 변조기가 이와 같은 비이상적인 상태에서 여전히 동작하더라도, 위상 곡선 중 적은 선형 부분은 사용될 수 있으며, 그 THD는 감소될 것이다. 이러한 THD의 감소는 동조 회로의 "Q"를 낮춤으로써 보상될 수 있다. 그러나, 전술한 바와 같이, 상기 결과로 인하여 S/N 성능이 떨어질 것이다. 양호한 S/N을 위해 상당히 높은 "Q"를 유지하면서 THD를 최적화하기 위하여, FM 반송파 주파수에 정확하게 동조하도록 동조 회로를 정렬하는 것이 바람직하다. 현재 생산 공정 및 장치 제어 시스템은 텔레비젼 수상기 등과 같이 현재 생산된 장치의 동작이 통상적으로 프로그램된 마이크로프로세서 및 PROM 메모리의 통제로 버스 제어되기 때문에, 상기 정렬은 전자적으로 수행되도록 하는 것이 바람직하다.

요약하면, 구적 FM 검출기에서, 위상 검출은 동조된 LC 회로를 포함하는 위상 쉬프트 회로에 의해 위상 이동된 기준 신호의 버전(version)과 진폭 제한된 FM정보 신호(기준 신호)의 곱에 의해 수행된다. LC 회로가 반송파 주파수에 동조되는 것을 보장하기 위해, 상기 LC 회로는 데이터 버스를 통해 프로그램된 컴퓨터의 제어로 DAC에서 발생된 제어 전압으로 동조되는 버랙터 다이오드를 포함한다. 상기 제어 전압은 LC 회로가 FM 검출기에 결합되는 집적 회로의 동일한 핀을 통해 DAC로부터 버랙터 다이오드에 결합된다.

제1도를 참조하면, 예시적인 실시예에서 텔레비젼 수상기의 4.5 MHz(U.S.) 반송파사이의 사운드 신호인 FM 변조 정보 신호는 집적 회로(IC)(12)의 입력 단자 핀(14)에 결합된다. 상기 FM 변조 정보 신호는 리미터(16)에 의해 진폭 제한되며 직렬 커패시터(20)(30㎊) 및 분로 저항(22)(10 ㏀)을 통해 예시적인 실시예에서 길버트 셀(Gilbert cell)인 4개의 4분 구간 곱셈 검출기(18)의 입력 단자(52)에 결합된다. 입력 단자(52)에 결합된 신호에 대해 90°위상 이동된 구적 신호는 직렬 커패시터(24)(7㎊), IC 단자 핀(42)과 접지 사이에 결합된 RLC 탱크 회로(26), 직렬 커패시터(28)(50㎊) 및 단락 저항(30)(10㏀)의 위상 쉬프트 네트워크를 통해 검출기(18)의 제2 입력 단자(50)에 결합된다. 또한, 바이어스 전압은 각 저항(22,30)을 통해 입력 단자(52,50)에 제공된다.

탱크 회로(26)는 고정 커패시턴스(C)(34)와 병렬 가변 인덕턴스(L)(32)를 포함한다. LC 회로(32,34)는 부품 번호 IT363인 소니(Sony)사에 의해 제조된 장치이고, 접지되는 차폐 콘테이너(36) 내에 제공된다. 예시적인 실시예에 있어서, 커패시터(34)는 75 ㎊이며, 인덕턴스(32)는 12 μH이다. 상기 유니트는 5.3 MHz의 1% 내에서 동조된다. 저항기(38)는 LC 회로(32,34)의 양단에 접속되며 5 ㏀의 예시적인 값으로 약 8.5의 회로 "Q"를 제공한다.

버랙터 다이오드(40)는 탱크 회로(26)의 동조 주파수를 4.5 MHz로 정확하게 조정하기 위해 LC 회로(32,34)에 병렬로 결합된다. 다이오드(40)는 DAC(44)에 의해 발생되는 제어 전압에 의해 13 ㎊과 33 ㎊ 사이에서 조정하여 절연 저항(47)을 통해 다이오드(40)의 애노드에 인가된다. 예시적인 실시예에 있어서, 다이오드(40)의 조정 범위는 DAC(44)로부터 이용가능한 제어 전압의 범위에 의해 제한된다. LC회로(32,34)가 버랙터 다이오드와 함께 사용되면, 커패시터(34)의 값은 버랙터 다이오드(40)의 커패시턴스에 더해지며, 그러한 2개의 커패시턴스의 합은 탱크 회로(26)를 4.5 MHz로 동조시킨다.

DAC(44)에 의해 발생되는 제어 전압은 탱크 회로(26)를 IC(12) 상의 복조기(10)의 다른 구성 소자에 결합하는 데 사용되는 동일한 핀(42)을 통해 버랙터 (40)에 결합된다. DAC(44)에 의해 발생되는 제어 전압은 마이크로 프로세서 또는 마이크로 컴퓨터(도시되지 않음)의 제어로 버스(46)를 통해 수신된 제어 신호에 응답한다. 본원에서 토론되는 각 DAC는 어떤 데이터가 특정 DAC로 어드레스 되는지를 결정하는 동시에 버스 데이터를 DAC 사다리형에 제공하기 위한 복수의 데이터 라인으로 디코딩하는 버스 디코더와 결합된다. 도면을 간단하게 하기 위해 본원에설명된 각각의 DAC에 대한 버스 디코더는 도시하지 않는다. 예시적인 실시예의 버스는 12C이지만 IM 버스와 같은 어떤 적용 가능한 버스를 이용할 수 있다.

버랙터(40) 양단의 제어 전압이 인덕턴스(32)에 의해 접지로 단락되는 것을 막기 위해서, DC 차단 커패시터(48)는 노드(39)에서 LC 회로(32,34)에 직렬로 접속된다. 동일한 이유 때문에, 저항기(38)도 노드(39)로 귀환된다. 그러나, 저항기(38)의 저항이 인덕턴스(32)의 DC 저항보다 훨씬 크기 때문에, 노드(39)로 귀환하는 저항기(38)는 선택적이며 접지로 귀환될 수도 있다. 부가적으로, 이와 같은 전류로 인한 추가 자기 자속이 인덕턴스의 설계에서 고려되어야 하기 때문에, DC 차단 커패시터(48)는 DC 전류를 통과시키지 않는 유도성 소자를 사용할 수 있다. 따라서, 설계자는 소자의 선택에서 좀 더 유연성을 갖는다.

탱크 회로(26)가 FM 신호의 반송파 주파수에 동조되는 경우에 동조 주파수에서 저항성을 갖는다. 이러한 방식으로, 커패시터(24), 탱크 회로(26), 커패시터(28) 및 저항기(30)를 통해 단자(50)에 결합되는 신호는 기준 신호 경로에 약간 위상 이동시키는 커패시터(20) 및 저항기(22)를 통해 단자(52)에 결합된 기준 신호로 부터 90도 위상 이동된다.

곱셈 검출기(18)의 단자(58)에서 검출된 출력 정보 신호는 FM 반송파 주파수에서 제곱 파형(펄스의 연속)이지만, 그 제곱 파형의 듀티 사이클은 반송파의 주파수 이탈의 함수가 된다. 복조된 정보 신호는 어떤 적합한 능동 또는 수동 네트워크가 될 수 있는 적분기(60)(로우 패스 네트워크)에 의하여 듀티 사이클 변화로부터 회복되며, 증폭기(62)를 통해 IC 사운드 출력 단자(64)에 결합된다.

제2도를 참조하면, 1980년, 윌리 컴패니에 의해 출판된 허버트 K. 크라우세의 "Solid State Radio Engineering"의 177쪽에 설명된 길버트(Gilbert) 셀 곱셈형 검출기에 근거한 길버트 셀 곱셈 검출기(18)의 상세한 개략도가 도시되어 있다. 제 2도에서 저항기(22a,22b 및 30a,30b)는 제1도의 각 저항기(22,30)와 동일한 것으로 간주한다.

검출기(18)는 단자(50,52)의 불평형 신호에 의해 불평형 형태로 구동된다. 저항기(72)는 Vcc와 노드(73)에 함께 접속되어 있는 트랜지스터(66,68)의 콜렉터 전극 사이에 결합된다. 단자(58)에서의 복조된 출력 신호는 저항기(72)에 흐르는 전류에 해당하며 부하 저항기(72) 양단에 유도된다. 버스(46)를 통한 컴퓨터 제어로 출력 레벨 DAC(54)는 출력 레벨 제어 신호 즉, 전류 Ig를 발생시키며 단자(56)를 통해 노드(73)에 결합된다. DAC(54)로부터 어떤 신호도 제공되지 않는 경우, 저항기(72)를 통해 흐르는 트랜지스터(66)의 전류(Ic)는 복조되는 펄스 출력 신호의 진폭을 결정한다. 트랜지스터(66)는 전류 싱크이다. 전류(Ig)가 DAC(54)에 의해 노드(73)에 제공되기 때문에, 트랜지스터(66)를 통과하는 동일한 전류(Ic)에 대하여 저항기(72)를 통하여 유도되는 신호 전류는 거의 없다. 결과적으로, 저항기(72) 양단의 전압 강하는 감소되며, 단자(58)에서 출력 제곱 파형의 로우 레벨은 Vcc로 상승한다. 유사하게, 출력 신호 제곱 파형의 로우 레벨은 Ig가 감소될수록 감소하며 (Vcc로부터 감소한다), Ic이 백분율이 커질수록 저항기(72)를 통해 흐른다. 이러한 관계는 다음 등식에 의해 설명되며, 다음 등식에서 RL은 저항기(72)이며, Vo는 단자(58)에서의 전압이다.

따라서, 단자(58)에서의 출력 신호 제곱 파형의 피크 레벨은 Vcc이며, 출력 신호 제곱 파형의 로우 레벨은 Vcc-Vo이다. 이러한 방법으로, 출력 신호 제곱 파형의 피크 대 피크 진폭은 버스(46)상의 디지털 데이터에 의해 결정되는 것과 같이 DAC(54)의 출력 전류에 응답하여 조정된다.

제3도의 변형 실시예에서, 바이폴라 트랜지스터의 콜렉터-에미터 경로 및 전계 효과 트랜지스터(FET)의 드레인-소스 경로는 부하 저항기(72)와 병렬로 결합된다. 이들 장치는 도면 부호 76의 블록으로 제3도에 도시된다. 트랜지스터(76)의 제어 전극은 DAC(54)로부터의 제어 신호를 수신하기위해 입력 단자(56)에 결합된다. 병렬 회로(72,76)의 임피던스는 제어 전극에 인가되는 제어 신호에 응답하여 조정될 수 있다. 병렬 회로(72,76)의 총임피던스가 감소되면, 트랜지스터(66)의 콜렉터 전류 Ic는 로우 임피던스 값에 걸리는 로우 전압을 발생시킨다. 선택적으로, 병렬 회로(72,76)의 임피던스가 최대일 때, 즉 트랜지스터(76)의 유도 경로가 최대 임피던스를 가질 때, 동일한 전류(Ic)에 의해 발생되는 피크 대 피크 제곱 파형 출력 전압은 최대가 될 것이다.

복조기(10)는 예컨대 FM 라디오 및 오디오 신호를 발생시키기 위해 FM IF 사운드 신호를 복조시키는 VCR들을 비롯한 텔레비젼 수상기에서, 또는 비디오 테이프 상에서 VHS 포맷으로 FM 레코딩된 비디오 휘도 신호를 복조시키는 VCR들에서 다양한 용도를 갖는다.

제1도는 본 발명에 따른 구적 FM 검출기에 대한 부분 개략 블록도.

제2도는 제1도의 곱셈형 검출기의 개략도.

제3도는 제2도의 곱셈형 검출기의 변경 실시예도.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 집적 회로

18 : 4분 구간 곱셈 검출기

26 : 탱크 회로

40 : 버랙터 다이오드

44 : 탱크 DAC

54 : 출력 레벨 DAC

60 : 적분기

Claims

집적 회로 상에 배치된 복조기 회로에 있어서 ,

정보로 변조된 제1 신호를 제공하는 제1 신호 수단과,

상기 집적 회로 상에 배치되어 제어 전압을 발생하는 제어 수단과,

LC 회로에 의해 상기 제1 신호에 대해 조절 가능한 위상인 제2 신호를 제공하는 제2 신호 수단과,

상기 제2 신호에 대한 상기 제1 신호의 위상 관계에 응답하여 출력 신호를 제공하는 곱셈 검출기 수단을 포함하고,

상기 LC 회로는 상기 집적 회로의 외부에 배치되고 상기 집적 회로의 하나의 단자에 결합되어 있고, 또 상기 집적 회로의 외부에 배치되고 상기 단자에 결합된 가변 임피던스에 의해 동조될 수 있으며, 상기 가변 임피던스는 상기 단자에 나타나는 제어 전압에 응답하여 상기 제2 신호의 위상을 상기 제1 신호에 대하여 미리 정해진 위상 관계로 변경하고, 상기 곱셈 검출기 수단은 상기 집적 회로상에 배치되며, 상기 출력 신호는 복조 정보를 포함하고 있는 것을 특징으로 하는 집적 회로 상에 배치된 복조기 회로.
제1항에 있어서,

상기 제어 수단은 전자 프로그램된 수단에 응답하여 상기 제어 전압을 발생시키는 것을 특징으로 하는 집적 회로 상에 배치된 복조기 회로.
제1항에 있어서,

상기 제어 수단은 DAC를 포함하는 것을 특징으로 하는 집적 회로 상에 배치된 복조기 회로.
제1항에 있어서,

상기 LC 회로는 병렬로 결합된 커패시턴스 및 인덕턴스이며, 상기 가변 임피던스는 상기 LC 회로에 병렬로 결합된 버랙터 다이오드를 포함하는 것을 특징으로 하는 복조기 회로.
제1항에 있어서,

상기 곱셈 검출기 수단은 4개의 4분 구간 곱셈기를 포함하는 것을 특징으로 하는 집적 회로 상에 배치된 복조기 회로.
제5항에 있어서,

상기 4개의 4분 구간 곱셈기는 길버트 셀(Cilbert cell)을 포함하는 것을 특징으로 하는 집적 회로 상에 배치된 복조기 회로.
제1항에 있어서 ,

상기 제2 신호는 제1 신호의 버전(version)인 것을 특징으로 하는 집적 회로상에 배치된 복조기 회로.