KR100370901B1

KR100370901B1 - 반도체 기억 장치

Info

Publication number: KR100370901B1
Application number: KR10-2000-0050314A
Authority: KR
Inventors: 요시다무네히로; 와따나베요지
Original assignee: 가부시끼가이샤 도시바
Priority date: 1999-08-31
Filing date: 2000-08-29
Publication date: 2003-02-05
Also published as: KR20010030148A; US6301144B1; JP2001067899A; TW501272B

Abstract

본 발명은 메모리칩의 데이터 압축 테스트 기술에 관한 것으로, 보다 적은 배선수로 효율이 좋은 데이터 압축 테스트를 실현할 수 있도록 하는 것을 가장 주요한 특징으로 한다.

예를 들면, 16비트의 데이터를 4비트로 압축하는 경우, 적어도 16개의 증폭기(22)의, 한쪽의 출력 단자는 16개의 신호선(RD0∼RD15 : 23)에 각각 접속한다. 또한, 각 증폭기(22)의, 다른쪽의 출력 단자는, 4개의 신호선(bTRD0∼bTRD3 : 24)에 4개씩 접속한다. 그리고, 1개의 신호선(24)과, 그 신호선(24)에 연결되는 모든 증폭기(22)가 접속된 각 신호선(23)의 상태를, 각각 일치/불일치 판정용 회로(25)에 의해 판정한다. 이에 따라, 단지 20개의 신호선(23, 24)으로, 16비트의 데이터를 4비트로 압축할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로 특히, 메모리칩의 데이터 압축 테스트 기술에 관한 것이다.

최근, 반도체 기억 장치 특히, DRAM에 있어서는, 시장의 요구나 제조 기술의 진보에 따라 점점 더 대용량화되고 있다. 또한, 이에 비례하여 칩의 테스트 시간도 길어져 가고 있다. 그것은 모든 셀에 대하여 데이터를 기입(write), 판독(read)할 필요가 있기 때문이고, 단순하게는 용량이 4배로 되면 테스트 시간도 4배로 된다.

이 테스트 시간을 단축하기 위해서는 데이터 압축 테스트 기술이 유효하고,이미 잘 알려져 있다. 이것은, 한번에 다수의 비트를 액세스하고, 그 데이터를 8비트나, 4비트로 압축하는 것이다. 한번에 액세스하는 데이터가 64비트, 128비트로, 많아지면 많아질수록, 테스트 시간은 짧게 끝난다.

예를 들면, 워드가 4비트로 구성된 칩에 있어서, 64비트의 데이터를 4비트의 데이터로 압축하는 경우, 외부에서는 4비트의 데이터를 액세스하고 있도록 동작하고 있음에도 불구하고, 내부에서는 64비트의 데이터를 액세스하고 있음으로써, 테스트 시간은 1/16으로 된다.

데이터 압축 방법은, 통상, 압축되는 데이터가 모두 동일 극성이면 칩의 외부에 ‘1’을 출력하고, 다른 극성의 데이터가 혼재하는 경우에는 외부에 ‘0’을 출력한다. 따라서, 이 방법을 사용하기 위해서는, 미리 액세스하는 비트에는 모두 동일 극성의 데이터를 기입하여 놓는 것이 필요하다.

도 5는, 종래의 데이터 압축 방법을 더욱 자세히 설명하기 위해 나타내는 메모리칩의 개략도이다.

이 경우, 셀 어레이의 하나의 영역(BANK : 101)은, 예를 들면, 워드선 WL과 비트선 BL/bBL과의 교점에 각각 메모리셀이 설치되고, 상기 셀이 매트릭스형으로 배치되어 이루어지는 복수의 셀부(102)와, 각 셀부(102)의 양측에 배치된 감지 증폭기(S/A : 103)를 포함하여 구성되어 있다.

상기 감지 증폭기(103)는, 컬럼 어드레스에 따라 선택적으로 접속되는 데이터선쌍(쌍의 데이터선 : 104)을 각각 통해, 각 증폭기(105)에 접속되어 있다.

증폭기(105)에는, 각각 상/보(相/補) 출력 단자가 설치되어 있고, 이들의 단자에 상/보 신호선쌍(쌍의 신호선 RD/bRD : 106)이 접속되어 있다.

각 신호선쌍(106)은, 칩의 외부에 데이터를 출력하기 위한 출력 회로(도시안됨)에 접속되어 있다.

통상 동작 모드시에 있어서는, 활성화된 감지 증폭기(103)에 의해 셀로부터 판독된 데이터는, 컬럼 선택선에 의해 선택적으로 데이터선쌍(104)으로 보내져, 증폭기(105)에서 증폭된 후, 신호선쌍(106)을 지나, 출력 회로로 보내진다.

여기서, 활성화될 필요가 있는 증폭기(105) 및 신호선쌍(106)의 최저수는, 이 영역(101) 내의 셀로부터 최고 몇 비트의 데이터를 추출하면 좋은지에 의한다.

예를 들면, 한번의 액세스로 최고 4비트의 데이터가 필요하면, 4개의 증폭기(105)와 4쌍의 신호선(106)의 활성화에 의해, 4비트의 데이터를 얻을 수 있다. 또는, 4개 이상의 증폭기(105)와 신호선쌍(106)을 동시에 동작시키고, 그 후, 4비트의 데이터를 선택적으로 칩의 외부에 출력하거나, 혹은, 시간을 어긋나게 하여 출력하는 경우(소위, prepatch 방식)등도 있다.

어느 쪽의 경우에도, 신호선쌍(106)으로서는, 적어도 한번에 필요한 데이터의 비트수와 동일한 만큼의 수가 필요하게 된다.

이러한 구성의 메모리칩에 있어서, 예를 들면, 64비트의 데이터를 4비트의 데이터로 압축하는, 소위 1/16의 데이터 압축을 실현하기 위해서는, 우선, 64개의 증폭기(n=63) (105)와 64쌍의 신호선(106)을 동작시켜, 64비트의 데이터를 추출한다. 그리고, 그 64비트의 데이터를, 16비트마다의 일치/불일치 판정용 회로(도시하고 있지 않다)에 의해, 4비트의 데이터로 압축한다.

일치/불일치 판정용 회로는, 예를 들면, 16비트의 데이터가 모두 동일 극성이면, 칩의 외부에 ‘1’을 출력하고, 다른 극성의 데이터가 혼재하는 경우에는, 칩의 외부에 ‘0’을 출력하도록 되어 있다.

그러나, 이 예의 경우, 압축하는 비트수(4)와는 무관하게, 압축되는 비트의 총수(64)분만큼, 신호선쌍(106)의 수가 필요하게 된다. 즉, 상기한 예에서는, 통상 동작 모드시에 필요한 신호선쌍(106)의 갯수는 4개인 데 반하여, 데이터 압축 테스트 모드를 위해서는 64쌍 (128개)의 신호선(106)이 필요하게 된다. 예를 들면, 128비트의 데이터를 압축하려고 하면, 128쌍 (256개)의 신호선(106)이 필요하게 되어, 칩에 있어서의 배선층 영역이 방대하게 된다.

이 문제를 해결하기 위해서, 신호선을 프리 차지 방식으로 하여, 신호선의 동작 자체에 일치/불일치 판정 기능의 일부를 갖게 하는 방법이 있다.

도 6은, 신호선을 프리 차지 방식으로 하여, 신호선의 동작 자체에 일치/불일치 판정 기능의 일부를 갖게 하도록 구성한 경우의 예를 나타내는 것이다. 또, 여기서는, 한번에 필요한 데이터의 비트수가 최고 4비트로, 신호선쌍(RD/bRD : 106)의 수가 4쌍(8개)인 경우를 예로 나타내고 있다.

이 메모리칩의 경우, 한번에 필요한 데이터의 비트수와 동일 수의 신호선쌍(106)이 준비되고, 동일한 신호선쌍(106)에는, 각 증폭기(105)로부터의 상/보 출력 단자가, 각각 상기 비트수마다 인크리먼트되어(increment) 결선(인크리먼트 접속)되어 있다.

또한, 각 신호선쌍(106)은, 예를 들면, 일치/불일치 판정용의 NOR 회로(107)를 각각 통해, 칩의 외부에 데이터를 출력하기 위한 출력 회로(도시하고 있지 않다)에 접속되어 있다.

통상 동작으로서는, 예를 들면 도 7의 (a)에 도시한 바와 같이, 신호선쌍(106)이 ‘Hi’로 프리 차지되어 있는 상태에 있어서, 증폭기(105)가 ‘0’을 출력하는 경우에는, 신호선쌍(106)의 한쪽(이 경우, RD선)이 ‘Lo’로 구동되고, 증폭기(105)가 ‘1’을 출력하는 경우에는, 신호선쌍(106)의 다른쪽(이 경우, bRD선)이 ‘Lo’로 구동된다.

즉, 데이터를 판독할 때, 증폭기(105)는 신호선쌍(106) 중 RD/bRD의 어느 한쪽을 방전하는 것만 행한다. 이러한 방식으로 하면, 활성화된 모든 증폭기(105)로부터 동시에 동일 신호선쌍(106)에 데이터를 출력하는 것만으로, 간단하게, 데이터 압축(데이터 압축 테스트)을 실현할 수 있다.

예를 들면, 동일 신호선쌍(106) 상에 출력되는 각 증폭기(105)로부터의 모든 데이터가 동일한 경우에는, 그 신호선쌍(106)의 RD/bRD 중 어느 한쪽이 ‘Hi’그 상태 그대로 되어 있을 것이다. 만일, RD/bRD의 양방이 ‘Lo’라는 것은, 증폭기(105)로부터의 데이터에 ‘1’과 ‘0’이 혼재하고 있는 것이 된다 (도 7의 (b) 참조).

따라서, NOR 회로(107)에 의해 일치(Pass)/불일치(Fail)를 판정할 수 있고, 동일 신호선쌍(106)에 대하여 16비트, 즉, 16개의 증폭기(105)로부터의 출력을 동시에 판독하면, 16비트로부터 1비트로의 1/16의 데이터 압축이 가능하게 된다.

물론, 동일한 신호선쌍(106) 상에 출력되는 각 비트에는, 미리 동일 극성의데이터를 기입하여 놓을 필요가 있다.

이 방식의 경우, 최저한 필요한 신호선쌍(106)의 수는, 이 영역(101) 내로부터 동시에 판독해야 할 데이터 비트수에 상당한다. 따라서, 4비트의 데이터가 필요하면 8(4×2)개, 16비트의 데이터가 필요하면 적어도 32(16×2)개의 신호선이 필요하게 된다.

또한, 한번에 압축할 수 있는 비트의 총수는 활성화되는 증폭기(105)의 수와 동일하고, 최고, 증폭기(105)와 동일 수만큼의 비트를 동시에 테스트할 수 있다.

그런데, 상기한 구성의 메모리칩에 있어서는, 통상의 동작 모드를 생각한 경우, 신호선을 상/보 한쌍으로 하지 않고 단신호선으로 함으로써, 신호선의 갯수를 줄일 수 있다. 그 때, 각 증폭기에는 1개의 출력 단자가 설치되어, 각각의 신호선에 접속된다.

이 경우, 최저한 필요한 신호선의 갯수는, 한번에 필요한 데이터의 최고 비트수와 동일하고, 예를 들면, 최고 4비트의 데이터가 필요하면 신호선은 4개로 해결된다.

그러나, 이러한 구성에서는, 상기한 바와 같은 일치/불일치의 판정 기능을 신호선의 동작 자체에 갖게 할 수 없기 때문에, 데이터 압축을 행할 수 없다 (데이터 압축을 행할 수 있도록 하기 위해서는, 한번에 압축할 수 있는 비트의 총수분만큼의 신호선이 필요하게 된다).

상기한 바와 같이, 종래에 있어서는, 칩에 있어서의 배선층 영역이 방대하게되는 것을 방지하기 위해서, 신호선을 프리 차지 방식으로 하여, 신호선의 동작 자체에 일치/불일치 판정 기능의 일부를 갖게 하도록 한 경우에도, 최저한 필요한 신호선쌍의 수는, 동시에 판독해야 할 데이터의 비트수에 상당하기 때문에, 특히, 동시에 판독해야 할 데이터의 비트수가 많아지면, 신호선수가 증가한다고 하는 문제가 있었다.

그래서, 본 발명은, 보다 적은 배선수로, 효율이 좋은 데이터 압축 테스트를 실현할 수 있고, 칩의 소면적화와 함께, 테스트 시간을 단축하는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.

상기한 목적을 달성하기 위해서, 본 발명의 반도체 기억 장치에 있어서는, 복수의 워드선과 복수의 비트선과의 교점에 각각 메모리셀이 설치되어 이루어지는 셀 어레이와, 상기 메모리셀에 각각 접속되어 해당 메모리셀의 데이터를 감지하는 복수의 감지 증폭기와, 상기 감지 증폭기에 선택적으로 접속되어 상/보 출력 단자를 각각 포함하는 복수의 증폭기와, 상기 셀 어레이로부터 동시에 판독해야 할 데이터의 비트수에 따라서 설치되어 상기 증폭기의 상/보 출력 단자 중 어느 한쪽이 인크리먼트 접속되는 복수의 제1 신호선과, 상기 셀 어레이로부터 동시에 판독해야 할 데이터의 압축되는 비트수에 따라 설치되어 상기 증폭기의 상/보 출력 단자 중 또 다른쪽이 인크리먼트 접속되는 복수의 제2 신호선과, 상기 제1, 제2 신호선이 선택적으로 접속되어 상기 셀 어레이로부터 동시에 판독해야 할 데이터의 일치/불일치를 판정하는 판정 회로를 포함한다.

본 발명의 반도체 기억 장치에 따르면, 증폭기와 제1, 제2 신호선과의 접속을 연구함으로써, 신호선의 갯수를 감소할 수 있게 된다. 이에 따라, 동시에 판독해야 할 데이터의 비트수가 많은 경우에도, 배선층 영역이 증대하는 것을 억제하면서, 효율이 좋은 데이터 압축 테스트를 실현하는 것이 가능해지는 것이다

도 1은 본 발명에 관한 메모리칩의 개략 구성을 나타내는 평면도.

도 2는 본 발명의 일실시예에 관한 데이터 압축 테스트 방법을 설명하기 위해 나타내는 메모리칩 주요부의 개략도.

도 3은 본 발명의 상기 메모리 칩에 있어서의, 증폭기의 일례를 나타내는 회로 구성도.

도 4는 본 발명의 상기 메모리 칩에서의 통상 동작 모드시와 데이터 압축 테스트 모드시와의 동작을 비교하여 나타내는 개략도.

도 5는 종래 기술과 그 문제점을 설명하기 위해서 나타내는 메모리칩 주요부의 개략도.

도 6은 종래의 프리 차지 방식의 메모리칩을 나타내는 주요부의 개략도.

도 7은 종래의 프리 차지 방식의 메모리칩에 있어서의, 통상 동작 모드시와 데이터 압축 테스트 모드시와의 동작을 비교하여 나타내는 개략도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 메모리칩

11a∼11d : 영역

12 : 패드군

21 : 데이터선쌍

22 : 증폭기

23 : 신호선(RD)

24 : 신호선(bTRD)

25 : 일치/불일치 판정용 회로

25a : AND 회로

25b : NOR 회로

DQB : 제어 회로

Qa, Qb : N채널 MOS 트랜지스터

이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.

도 1은, 본 발명에 관한 메모리칩의 개략 구성을 나타내는 것이다.

상기 메모리칩(10)은, 예를 들면, 셀 어레이가 상하 좌우의 4개의 영역(BANK0∼3 : 11a∼11d)으로 분할되어 이루어짐과 함께, 로우 디코더, 컬럼 디코더, 감지 증폭기, 프리 디코더, 어드레스 입력 회로, 데이터 입/출력 회로, 펄스 합성 회로, 및, 제어 핀 입력 회로 (어느 것도 도시안됨)등을 포함하여 구성되어 있다.

또한, 상기 영역(11a, 11b)의 상호간 및 상기 영역(11c, 11d)의 상호간에는, 각각, 어드레스용, IO(입출력)용, 및, 전원용의 각 패드군(12)이 설치되어 있다.

다음에, 상기한 구성의 메모리칩(10)에 있어서의, 데이터 압축 테스트의 방법에 대해 설명한다.

도 2는, 본 발명의 일실시예에 관한 데이터 압축 테스트 방법을 설명하기 위해서, 상기 메모리칩(10)의 주요부를 확대하여 나타낸 것이다. 또, 여기서는, 통상 동작 모드에서는, 1개의 영역(예를 들면, 11a) 내로부터 최고 16비트의 데이터를 동시에 판독하고, 또한, 데이터 압축 테스트 모드에서는, 16비트의 데이터를 4비트로 압축하는 경우(1/4의 데이터 압축)의 예를 나타내고 있다.

이 경우, 영역(11a) 내로부터 인출된 각 데이터선쌍(21)에 각각 접속된 다수(적어도, 16개)의 증폭기(22)의, 한쪽의 출력 단자는, 한번에 필요한 데이터의 비트수(16)마다, 16개의 신호선(제1 신호선 RD0∼RD15 : 23)에 순차적으로 인크리먼트되어 결선(인크리먼트 접속)되어 있다.

또한, 각 증폭기(22)의, 다른쪽의 출력 단자는, 한번에 압축할 수 있는 비트의 총수(4)마다, 4개의 신호선(제2 신호선 bTRD0∼bTRD3 : 24)에 순차적으로 인크리먼트 접속되어 있다.

즉, 증폭기(22)는, 0번째, 16번째, ∼의 각 증폭기(22)의 한쪽의 출력 단자가 신호선(23)의 RD0에, 1번째, 17번째, ∼의 각 증폭기(22)의 한쪽의 출력 단자가 신호선(23)의 RD1에, 2번째, 18번째, ∼의 각 증폭기(22)의 한쪽의 출력 단자가 신호선(23)의 RD2에, …, 15번째, 31번째, ∼의 각 증폭기(22)의 한쪽의 출력 단자가 신호선(23)의 RD15에, 각각 접속되어 있다.

또한, 증폭기(22)는, 0번째, 4번째, ∼의 각 증폭기(22)의 다른쪽의 출력 단자가 신호선(24)의 bTRD0에, 1번째, 5번째, ∼의 각 증폭기(22)의 다른쪽의 출력 단자가 신호선(24)의 bTRD1에, …, 3번째, 7번째, ∼의 각 증폭기(22)의 다른쪽의 출력 단자가 신호선(24)의 bTRD3에, 각각 접속되어 있다.

또, 영역(11a)의 구성에 대해서는, 상기한 영역(101)의 구성(도 5 참조)과 기본적으로 동일하기 때문에, 여기서의 상세한 설명은 생략한다.

그리고, 상기 신호선(23, 24)은, 각각 일치/불일치 판정용 회로(25)에 선택적으로 접속되어 있다. 또한, 적어도 상기 신호선(23)은, 칩의 외부에 데이터를출력하기 위한, 데이터 입/출력 회로(도시하고 있지 않다)에 각각 접속되어 있다.

상기 일치/불일치 판정용 회로(25)는, 동일한 신호선(예를 들면, bTRD0 : 24)에 연결되는 각 증폭기(이 경우, 0번째, 4번째, ∼ : 22)의 한쪽의 출력 단자가 접속된 신호선(이 경우, RD0, RD4, RD8, RD12 : 23)이 개개에 접속되는 AND 회로(25a)와, 이 AND 회로(25a)의 출력이 한쪽의 입력단에 접속되고, 다른쪽의 입력단에는, 상기 신호선(이 경우, bTRD0 : 24)이 접속되는 NOR 회로(25b)로 각각 구성되어 있다.

도 3은, 상기 증폭기(22)의 개략 구성을 나타내는 것이다.

예를 들면, 증폭기(22)는, 상기 데이터선쌍(21)으로부터 공급되는 데이터의 극성에 따라서, 제어 회로 DQB에 의해서 N채널 MOS 트랜지스터 Qa, Qb를 제어함으로써, 신호선(23, 24) 중, RD/bTRD의 어느 한쪽을 방전(또는, 충전)하는 것만 행하도록 구성되어 있다.

도 4는, 상기한 구성에 있어서의, 각 모드에서의 동작에 대해 나타내는 것이다. 또, 도 4a는, 통상 동작 모드시의 경우를, 도 4b는, 데이터 압축 테스트 모드 시의 경우를, 신호선(RD0, 4, 8, 12 : 23)과 신호선(bTRD0 : 24)과의 관계에 대해 나타내고 있다.

즉, 이러한 구성의 메모리칩(10)에 있어서, 통상 동작 모드의 경우에는, 예를 들면 도 4a에 도시한 바와 같이, 신호선(bTRD0∼3 : 24)은 무시되고, 신호선(RD0∼15 : 23)의, ‘Hi’또는 ‘Lo’의 상태에 의해서만 데이터가 출력된다.

그 때, 선택적으로 16개의 증폭기(22)가 활성화되고, 16개의 신호선(23)에 의해서, 16비트의 데이터가 판독된다.

한편, 데이터 압축 테스트 모드시에는, 종래의 프리 차지 방식의 경우(도 6 참조)와 마찬가지로, 신호선(23, 24)은 동일 전위로 프리 차지되고, 또한, 1개의 신호선(24)과, 이 신호선(24)에 한쪽의 출력 단자가 접속된 모든 증폭기(22)의, 다른쪽의 출력 단자가 접속되어 있는 4개의 신호선(23)과의 상태의, 일치/불일치 판정용 회로(25)에 의한 논리 연산에 의해, 데이터 압축이 실현되도록 되어 있다.

즉, 1개의 신호선(예를 들면, bTRD0) (24)에 한쪽의 출력 단자가 접속되어 있는 적어도 4개의 증폭기(22)의 다른 한쪽의 출력 단자는 4개의 신호선(이 경우, RD0, 4, 8, 12 : 23)에 각각 접속되어 있다.

이 경우, 예를 들면 도 4b에 도시한 바와 같이, 4비트의 데이터의 극성이 일치하고 있으면, 이들 4개의 증폭기(22)로부터의 출력은, 신호선(bTRD0 : 24)의 상태(다중화 출력)가‘Lo’로 되든지, 4개의 신호선(RD0, 4, 8, 12 : 23) 모두가 ‘Lo’로 되든지 어느 한쪽이다.

혹시, 4비트의 데이터가 일치하고 있지 않으면, 신호선(bTRD0 : 24)의 상태가 ‘Lo’로 되고, 4개의 신호선(RD0, 4, 8, 12 : 23) 중 적어도 1개(예를 들면, RD0)가 ‘Lo’로 된다.

따라서, 상기한 경우에는, 신호선(bTRD0 : 24)과 신호선(RD0 : 23)의 상태가 ‘Lo’로 되는 것을, 불일치로서 검출하도록 하면 좋다.

물론, 다른, 신호선(bTRD1 : 24)과 신호선(RD1, 5, 9, 13 : 23)과의 관계,신호선(bTRD2 : 24)과 신호선(RD2, 6, 10, 14 : 23)과의 관계, 신호선(bTRD3 : 24)과 신호선(RD3, 7, 11, 15 : 23)과의 관계도, 각각, 마찬가지이다.

실제로는, 한번에 판독되는 각 비트에, 미리, 동일 극성의 데이터를 기입하여 놓음으로써, 한번에 판독된 16비트의 데이터는, 4비트씩 각 일치/불일치 판정용 회로(25)에 의해, 그 출력이 ‘Lo’이면 일치(Pass)가, ‘Hi’이면 불일치(Fail)가 각각 판정되어, 4비트의 데이터로 압축된다.

이와 같이, 통상의 동작 모드시에는, 최고 16비트의 데이터를 동시에 판독하는 것이 가능한 것임에도 불구하고, 20(16+4)개의 신호선(23, 24)으로 해결되고, 더구나, 데이터 압축 테스트 모드시에는 4비트로의 1/4의 데이터 압축도 실현할 수 있다.

상기한 바와 같이, 증폭기와 신호선의 접속을 연구함으로써, 신호선의 갯수를 감소할 수 있도록 하고 있다.

즉, 보다 적은 신호선수에 의해, 효율이 좋은 데이터 압축 테스트를 실현할 수 있도록 하고 있다. 이에 따라, 동시에 판독해야 할 데이터의 비트수가 많은 경우에도, 메모리칩에 있어서의 배선층 영역이 증대하는 것을 억제하는 것이 가능하게 되고, 칩의 소면적화와 함께, 테스트 시간도 단축할 수 있게 되는 것이다.

또, 상기한 본 발명의 일실시예에 있어서는, 16비트의 데이터를 4비트로 압축하는 경우(1/4의 데이터 압축)를 예로 설명하였지만, 이에 한정되는 것이 아니다.

예를 들면, 신호선(bTRD)의 갯수는 압축되는 비트수에 따라 설치된다. 당연히, 신호선(RD)의 갯수나 신호선(bTRD)의 갯수는, 한번에 필요한 비트수와 압축되는 비트수에 따라, 적절하게 변경되는 것이다.

또한, 활성화하는 증폭기의 수를 늘릴 수 있으면, 더 많은 비트수의 데이터를 압축하는 것이 가능하다. 예를 들면, 64비트의 데이터를 1/16로 압축하여 4비트의 데이터로 하거나, 128비트의 데이터를 1/32로 압축하여 4비트의 데이터로 하는 것도, 용이하게 가능하다. 이 경우, 4비트의 데이터로 압축하는 경우에 한하지 않고, 64비트의 데이터나 128비트의 데이터에 대하여, 1/4 또는 1/8이라는 데이터 압축을 행하는 것도, 용이하게 가능하다.

또한, 영역마다 데이터 압축 테스트를 행하는 경우에 한하지 않고, 예를 들면, 셀 어레이에 대하여 데이터 압축 테스트를 실시하는 경우에도 적용할 수 있다.

기타, 본 발명의 요지를 바꾸지 않는 범위에 있어서, 여러 가지 변형 실시 가능한 것은 물론이다.

이상, 상술한 바와 같이 본 발명에 따르면, 보다 적은 배선수로, 효율이 좋은 데이터 압축 테스트를 실현할 수 있고, 칩의 소면적화와 함께, 테스트 시간을 단축하는 것이 가능한 반도체 기억 장치를 제공할 수 있다.

Claims

복수의 메모리 셀을 포함하는 셀 어레이와,

상기 메모리 셀들에 저장된 데이터들을 검출하는 복수의 감지 증폭기(sense amplifiers)와,

상기 감지 증폭기들에 접속된 복수의 증폭기 -각각의 증폭기는 서로 상보적인 2개의 출력이 출력되는 제1 및 제2 출력 단자를 구비함- 와,

상기 증폭기들의 제1 출력 단자들에 일단이 접속된 복수의 제1 신호선과,

상기 증폭기들 중 적어도 하나의 제2 출력 단자에 일단이 접속된 적어도 하나의 제2 신호선과,

상기 제1 신호선들과 상기 적어도 하나의 제2 신호선에 접속되어, 상기 셀 어레이로부터 동시에 판독된 데이터들이 동일한지 여부를 판정하는 적어도 하나의 일치/불일치 판정 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀들은 복수의 비트선과 복수의 워드선의 교점들에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 메모리 셀들은 매트릭스형으로 로우와 컬럼들로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 신호선들은 상기 적어도 하나의 제2 신호선보다 많은 수가 구비되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 제1 신호선들은 상기 셀 어레이로부터 동시에 판독될 수 있는 최대 데이터 수만큼 구비되는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 증폭기들은 제1 출력 단자가 상기 제1 신호선들에 인크리먼트 방식으로 접속되되, 상기 최대 데이터 수만큼의 증폭기들로 이루어지는 임의 군의 증폭기들의 제1 출력 단자들이 각각 상기 제1 신호선들에 접속되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 적어도 하나의 제2 신호선은 압축 데이터를 구성하는 데이터 수만큼 구비되는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서,

상기 증폭기들은 제2 출력 단자가 상기 제2 신호선들에 인크리먼트 방식으로 접속되되, 상기 압축 데이터를 구성하는 데이터 수만큼의 증폭기들로 이루어지는 임의 군의 증폭기들의 제2 출력 단자들이 각각 상기 제2 신호선들에 접속되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 적어도 하나의 제2 신호선은 상기 셀 어레이로부터 판독된 데이터들을 다중화하는 데 사용되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 신호선들 및 상기 적어도 하나의 제2 신호선은 상기 셀 어레이로부터 데이터들이 판독되기 전에 동일 전위로 프리차지되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 증폭기들은 상기 제1 신호선들 및 상기 적어도 하나의 제2 신호선을 충전 및 방전하도록 설계되어 있는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서,

상기 증폭기들은 상기 제1 신호선들 및 상기 적어도 하나의 제2 신호선의 총수보다 많은 수가 구비되는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 증폭기들은 선택적으로 활성화되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 적어도 하나의 일치/불일치 판정 회로는, AND 회로와 NOR 회로를 포함하여 이루어지고, 상기 적어도 하나의 제2 신호선에 제2 출력 단자들이 접속된 증폭기들의 제1 출력 단자들이 접속되는 임의의 제1 신호선이 상기 AND 회로에 접속되고, 상기 AND 회로의 출력 단자와 적어도 하나의 제2 신호선이 상기 NOR 회로에 접속되는 것을 특징으로 하는 반도체 기억 장치.
복수의 워드선, 이 워드선들과 교차하는 복수의 비트선, 상기 워드선들과 상기 비트선들의 교점들에 매트릭스형으로 배치된 메모리 셀들을 포함하는 셀 어레이와,

상기 메모리 셀들에 저장된 데이터들을 검출하는 복수의 감지 증폭기(sense amplifiers)와,

상기 감지 증폭기들에 접속된 복수의 증폭기 -각각의 증폭기는 서로 상보적인 2개의 출력이 출력되는 제1 및 제2 출력 단자를 구비함- 와,

상기 셀 어레이로부터 동시에 판독될 수 있는 최대 데이터 수만큼 구비된 복수의 제1 신호선 -상기 증폭기들은 제1 출력 단자들이 상기 제1 신호선들에 인크리먼트 방식으로 접속되되, 상기 최대 데이터 수만큼의 증폭기들로 이루어지는 임의 군의 증폭기들의 제1 출력 단자들이 각각 상기 제1 신호선들에 접속됨- 과,

압축 데이터를 구성하는 데이터 수만큼 구비된 적어도 하나의 제2 신호선 -상기 증폭기들은 제2 출력 단자들이 상기 제2 신호선들에 인크리먼트 방식으로 접속되되, 상기 압축 데이터를 구성하는 데이터 수만큼의 증폭기들로 이루어지는 임의 군의 증폭기들의 제2 출력 단자들이 각각 상기 제2 신호선들에 접속됨- 과,

상기 제1 신호선들과 상기 적어도 하나의 제2 신호선에 접속되어, 상기 압축 데이터의 각 비트가, 상기 메모리 셀들에 저장된 대응하는 비트들이 극성이 동일한 것을 나타내는지 여부를 판정하는 적어도 하나의 일치/불일치 판정 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서,

상기 제1 신호선들 및 상기 적어도 하나의 제2 신호선은 상기 셀 어레이로부터 데이터들이 판독되기 전에 동일 전위로 프리차지되는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서,

상기 증폭기들은 상기 제1 신호선들 및 상기 적어도 하나의 제2 신호선을 충전 및 방전하도록 설계되어 있는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서,

상기 적어도 하나의 일치/불일치 판정 회로는, AND 회로와 NOR 회로를 포함하여 이루어지고, 상기 적어도 하나의 제2 신호선에 제2 출력 단자들이 접속된 증폭기들의 제1 출력 단자들이 접속되는 임의의 제1 신호선이 상기 AND 회로에 접속되고, 상기 AND 회로의 출력 단자와 적어도 하나의 제2 신호선이 상기 NOR 회로에 접속되는 것을 특징으로 하는 반도체 기억 장치.