KR100366942B1 - 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법 - Google Patents

플라즈마 디스플레이 패널의 저전압 어드레스 구동방법 Download PDF

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Abstract

본 발명은 저전압 어드레스 구동에 적합하도록 한 플라즈마 디스플레이 패널의 저전압 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법은 리셋기간 동안에 기울기가 부극성인 하강 램프파형을 공급하는 단계와, 램프파형의 하한전압이 기저전압 이상의 전압레벨을 유지하도록 직류 바이어스 전압을 인가하는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 저전압 어드레스 구동방법{Low Voltage Address Driving Method of Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로, 특히 저전압 어드레스 구동에 적합하도록 한 플라즈마 디스프레이 패널의 저전압 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다.
3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1 및 도 2를 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(30Y) 및 서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 스캔전극(30Y)과 서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(30Y)과 서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 스캔전극(30Y) 및 서스테인전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드들(SF1내지SF8) 각각은 리셋기간, 어드레스기간과 서스테인기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
도 3은 한 서브필드에서 도 1과 같은 3전극 교류 면방전형 PDP에 공급되는 구동 파형을 나타낸다.
도 3을 참조하면, 종래의 PDP 구동방법은 한 서브필드를 리셋기간, 어드레스기간 및 서스테인기간으로 나누어 구동하게 된다.
리셋기간에는 스캔전극(Y)에 상승 램프파형(ramp1)과 하강 램프파형(ramp2)이 연속적으로 공급된다. 상승 램프파형(ramp1)은 스캔전극(Y)과 서스테인전극(Z) 사이에 미약한 방전을 일으키게 된다. 이 때, 스캔전극(Y)과 서스테인전극(Z) 상의 유전층(14)에 벽전하가 축적된다. 이어서, 하강 램프파형(ramp2)은 셀 내의 벽전하를 적당량 소거시켜 구동회로의 동작 마진을 충분히 확보하게 한다. 이와 같이, 리셋기간에는 스캔전극(Y)에 램프파형을 공급함으로써 비표시기간인 리셋기간에서 방전에 의해 수반되는 가시광을 가능한 적게 하여 콘트라스트비를 향상시킴과 아울러, 패널 전체에 균일한 벽전하를 형성하여 어드레스 방전에 필요한 구동전압을 낮추고 있다.
어드레스기간에는 어드레스전극들(X)에 정극성의 데이터펄스(data)가 공급되며, 이 데이터펄스(data)에 동기되게끔 스캔전극들(Y)에 부극성의 스캔펄스(scn)가 순차적으로 공급된다. 그러면, 데이터펄스(data)가 공급되는 셀은 데이터펄스(data)와 스캔펄스(scn) 사이의 전압차에 해당하는 전압과 셀 내의 벽전하에 의해 축적된 내부 벽전압이 더해지면서 어드레스 방전된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극(Z)에 교번적으로 서스테인펄스(susp)가 공급된다. 그러면 어드레스 방전에 의해 선택된 셀들은 매 서스테인펄스(susp) 공급시 서스테인방전을 일으키게 된다. 휘도 상대비에 따른 서스테인방전이 모두 일어난 후에는 공통 서스테인전극(Z)에 삼각파 형태의 작은 소거신호(erase)가 공급된다.
이와 같은 종래의 PDP 구동방법에 의하면, 전술한 바와 같이 어드레스방전에앞선 리셋기간에 전화면의 셀들 내에 리셋방전을 일으킴으로써 어드레스 방전에 필요한 전압을 낮출 수 있지만, 여전히 어드레스 방전을 일으키는데 필요한 전압이 60V 이상 요구되고 있는 실정이다.
이에 따라, PDP의 소비전력을 낮추기 위해서는 어드레스 방전 전압을 낮출 수 있는 방안이 요구되고 있다.
따라서, 본 발명의 목적은 저전압 어드레스 구동에 적합하도록 한 PDP의 저전압 어드레스 구동방법을 제공함에 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널에 있어서 하나의 셀을 나타내는 단면도.
도 3은 한 서브필드에서 도 1과 같은 3전극 교류 면방전형 플라즈마 디스플레이 패널에 공급되는 구동 파형을 나타내는 전압 파형도.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 스캔 구동장치를 나타내는 회로도.
도 5는 도 4에 도시된 바이어스 전압 공급부를 상세히 나타내는 회로도.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법을 나타내는 전압 파형도.
도 7은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법을 나타내는 전압 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 금속버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체 30Y : 스캔전극
30Z : 서스테인전극 40 : 유지구동부
42 : 구동 IC 44 : 바이어스 전압 공급부
상기 목적들을 달성하기 위하여, 본 발명에 따른 PDP의 저전압 어드레스 구동방법은 리셋기간 동안에 기울기가 부극성인 하강 램프파형을 공급하는 단계와, 램프파형의 하한전압이 기저전압 이상의 전압레벨을 유지하도록 직류 바이어스 전압을 인가하는 단계를 포함한다.
상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명에 따른 PDP의 스캔 구동장치는 서스테인전압(Vsus)이 공급되는 유지구동부(40)와, 직류 바이어스 전압(Vbias)을공급하기 위한 바이어스 전압 공급부(44)와, 리셋전압(Vrst)이 공급되는 리셋업 스위치(rst up SW)와, 스캔전압(Vscn)이 공급되는 스캔 스위치(scn SW)와, 스캔전극(Y)에 접속된 구동 집적회로(Integrated Circuit : 이하 "IC"라 함)(42)와, 제1 노드(n1)와 제2 노드(n2) 사이에 접속된 리셋 업 반전 스위치((rst up)′SW)와, 제2 노드(n2)와 제3 노드(n3) 사이에 접속된 스캔 반전 스위치(scn′SW)를 구비한다.
바이어스 전압 공급부(44)는 바이어스 전압 공급원과 제1 노드(n1) 사이에 접속된 리셋 다운 스위치(rst down SW)와, 제4 노드(n4)와 기저전압원(GND) 사이에 접속된 저항(R1)으로 구성된다. 제1 저항(R1)은 바이어스 전압(Vbias)이 공급되는 제4 노드(n4) 상의 전압을 안정화시키는 역할을 한다.
이 바이어스 전압 공급부(44)의 구성은 보다 자세히 나타내면 도 5와 같다.
바이어스 전압 공급부(44)는 리셋 다운 제어신호(Vrst_down)가 공급되는 제8 노드(n8)와, 리셋 다운 스위치(rst down SW)의 제어단자에 접속된 제7 노드(n7)와, 제7 노드(n7)와 제8 노드(n8) 사이에 직렬 접속된 다이오드(D2) 및 저항(R3)과, 이들 소자들(D2,R3)과 병렬 접속된 가변저항(R2)와, 제1 노드(n1)와 리셋 다운 스위치(rst down SW) 사이에 접속된 다이오드(D1)와, 제5 노드(n5)와 제6 노드(n6) 사이에 병렬 접속된 다이오드(d3) 및 저항(R5)과, 제6 노드(n6)와 제7 노드(n7) 사이에 직렬 접속된 저항(R4) 및 캐패시터(C1)로 구성된다. 리셋 다운 스위치(rst down SW)는 트랜지스터 예를 들면, 도면과 같이 N채널 MOS FET가 이용될 수 있다. 다이오드들(D1,D2,D3)는 역전류 방지용으로 사용된다. 제4 및 제5 저항(R4,R5)은제5 노드(n5) 상의 전압을 안정화시키며, 제3 저항(R3)은 제7 노드(n7) 상의 전압을 안정화시킨다. 가변저항(R2)과 캐패시터(C1)는 시정수에 의해 램프파형의 기울기를 결정한다.
본 발명에 따른 스캔 구동장치의 동작을 한 서브필드에서 구동 파형을 나타내는 도 6을 결부하여 설명하기로 한다.
본 발명에 따른 PDP 구동방법은 한 서브필드를 리셋기간, 어드레스기간 및 서스테인기간으로 나누어 PDP를 구동하게 된다.
리셋기간의 초기 시점에는 리셋 업(rst up SW), 스캔 스위치(scn SW) 및 리셋 다운 스위치(rst down SW)가 턴-오프(turn-off)되며, 리셋 업 반전 스위치((rst up)′SW)와 스캔 반전 스위치(scn′SW)는 턴-온(turn-on)된다. 이 때, 유지구동부(40)로부터 발생된 서스테인전압(Vsus)이 구동 IC(42)에 의해 스캔전극(Y)에 공급된다. 그러면 스캔전극(Y) 상의 전압은 서스테인전압(Vsus) 까지 상승하게 된다. 이어서, 리셋 업 스위치(rst up SW)는 턴-온되며, 리셋 업 반전 스위치((rst up)′SW)는 턴-오프되어 스캔전극(Y) 상의 전압이 리셋 전압(Vrst)까지 상승하게 된다. 이렇게 스캔전극(Y)에 상승 램프파형(ramp1)이 공급되면, 상승 램프파형(ramp1)은 스캔전극(Y)과 서스테인전극(Z) 사이에 미약한 방전을 일으키게 된다. 이 때, 스캔전극(Y)과 서스테인전극(Z) 상에 벽전하가 축적된다. 스캔전극(Y)에 상승 램프파형(ramp1)이 공급된 후, 리셋 업 스위치(rst up SW)는 턴-오프되고 리셋 업 반전 스위치((rst up)′SW)는 턴-온된다. 이와 동시에, 리셋 다운 스위치(rst down SW)는 턴-온된다. 그러면 스캔전극(Y) 상의 전압은가변저항(R2)과 콘덴서(C1)의 시정수에 따른 기울기로 직류 바이어스 전압(Vbias)까지 하강하게 된다. 이렇게 공급되는 하강 램프파형(ramp2)은 기저전압(GND)까지 떨어지지 않고 정극성의 직류 바이어스 전압(Vbias)까지 떨어지기 때문에 그 전압레벨이 상승 램프파형(ramp1)보다 작아지게 된다. 하강 램프파형(ramp2)은 어드레스 방전에 불필요한 최소한의 벽전하를 소거시키게 된다. 다시 말하여, 하강 램프파형(ramp2)의 전압레벨이 직류 바이어스 전압(Vbias)만큼 작기 때문에 그 만큼 소거되는 벽전하가 작게 되므로 어드레스 방전 이전에 셀 내의 벽전압은 종래보다 셀 내의 벽전하 잔류양이 많아지게 되므로 높아지게 된다.
어드레스기간에는 어드레스전극들(X)에 정극성의 데이터펄스(data)가 공급된다. 이 데이터펄스(data)에 동기되어 스캔 스위치(scn SW)가 턴-온되고 스캔 반전 스위치(scn′SW)가 턴-오프된다. 그러면 데이터펄스(data)에 동기되어 스캔펄스(scn)가 스캔전극(Y)에 공급된다. 데이터펄스(data)가 공급되는 셀은 데이터펄스(data)와 스캔펄스(scn) 사이의 전압차에 해당하는 전압과 셀 내의 벽전압이 더해지면서 어드레스 방전된다. 이 때, 리셋 방전시 소거되는 벽전하가 작으므로 셀 내에 미리 축적된 벽전압이 종래보다 높기 때문에 어드레스 방전에 필요한 데이터펄스(data)와 스캔펄스(scn)의 전압이 작아질 수 있다.
서스테인기간에는 주사/서스테인전극들(Y)과 서스테인전극(Z)에 교번적으로 서스테인펄스(susp)가 공급된다. 그러면 어드레스 방전에 의해 선택된 셀들은 매 서스테인펄스(susp) 공급시 서스테인방전을 일으키게 된다. 휘도 상대비에 따른 서스테인방전이 모두 일어난 후에는 공통 서스테인전극(Z)에 삼각파 형태의 작은소거신호(erase)가 공급된다.
한편, 직류 바이어스 전압(Vbias)은 벽전하의 소거양을 줄이는 만큼 어드레스 동작마진도 감소하게 되므로 그 크기는 어드레스 동작마진을 고려하여 결정되어야 한다. 다시 말하여, 직류 바이어스 전압(Vbias)이 일정 이상으로 설정되면 데이터(data)가 공급되지 않는 셀 내의 벽전압도 크기 때문에 원치 않는 셀에서도 어드레스 방전이 일어날 수 있다. 이러한 오방전을 방지하기 위하여, 도 7과 같이 어드레스기간 동안 서스테인전극(Z)에 직류 바이어스전압(Vbias2)을 인가함으로써 서스테인전극(Z) 상의 전압이 리셋기간 보다 작게 조정한다. 그러면 리셋기간의 하강 램프파형(ramp2)에 공급되는 직류 바이어스전압(Vbias1)을 더 높게 설정할 수 있으므로 어드레스 방전에 필요한 전압을 더 낮출 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법은 하강 램프파형이 공급될 때 스캔전극에 직류 바이어스 전압을 인가함으로써 스캔전극에 공급되는 하강 램프파형의 전압을 작게 한다. 그 결과, 본 발명에 따른 PDP의 구동방법에 의하면, 리셋기간에 소거되는 벽전하를 최소화하여 어드레스 방전시 셀 내의 벽전압을 증가시킴으로써 어드레스 방전에 필요한 외부 공급전압을 낮출 수 있게 된다. 또한, 본 발명에 따른 PDP의 구동방법에 의하면, 어드레스기간 동안 서스테인전극 상의 전압을 낮춤으로써 하강 램프파형에 공급되는 직류 바이어스 전압에 의해 발생될 수 있는 어드레스 오방전을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (6)

  1. 리셋기간, 어드레스기간 및 서스테인기간으로 나누어 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    상기 리셋기간 동안에 기울기가 부극성인 하강 램프파형을 공급하는 단계와,
    상기 램프파형의 하한전압이 기저전압 이상의 전압레벨을 유지하도록 직류 바이어스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법.
  2. 제 1 항에 있어서,
    상기 직류 바이어스 전압에 의해 셀 내의 벽전하 소거양이 줄어드는 만큼 상기 어드레스기간에서 입력 신호파형의 전압을 낮추어 어드레스 방전을 일으키기 위한 전극에 공급하는 단계를 추가로 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법.
  3. 제 1 항에 있어서,
    상기 직류 바이어스 전압은 어드레스 동작마진을 고려하여 그 크기가 결정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법.
  4. 제 1 항에 있어서,
    상기 직류 바이어스 전압이 공급되는 스캔전극과 동일 면 상에서 대향하는 서스테인 전극에 상기 리셋기간 동안 정극성의 직류전압이 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법.
  5. 제 1 항에 있어서,
    상기 어드레스기간 동안 상기 서스테인전극의 전압을 낮추는 것을 특징으로 하는 플라즈마 디스플레이 패널의 저전압 어드레스 구동방법.
  6. 삭제
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