KR100364796B1 - 디씨 오프셋(ｄｃ ｏｆｆｓｅｔ) 제거회로 - Google Patents

디씨 오프셋(ｄｃ ｏｆｆｓｅｔ) 제거회로 Download PDF

Info

Publication number
KR100364796B1
KR100364796B1 KR1020000011521A KR20000011521A KR100364796B1 KR 100364796 B1 KR100364796 B1 KR 100364796B1 KR 1020000011521 A KR1020000011521 A KR 1020000011521A KR 20000011521 A KR20000011521 A KR 20000011521A KR 100364796 B1 KR100364796 B1 KR 100364796B1
Authority
KR
South Korea
Prior art keywords
signal
offset
unit
pass filter
low pass
Prior art date
Application number
KR1020000011521A
Other languages
English (en)
Other versions
KR20010087648A (ko
Inventor
최준혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000011521A priority Critical patent/KR100364796B1/ko
Publication of KR20010087648A publication Critical patent/KR20010087648A/ko
Application granted granted Critical
Publication of KR100364796B1 publication Critical patent/KR100364796B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R31/00—Coupling parts supported only by co-operation with counterpart
    • H01R31/06—Intermediate parts for linking two coupling parts, e.g. adapter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
    • H01R13/02—Contact members
    • H01R13/10—Sockets for co-operation with pins or blades
    • H01R13/11—Resilient sockets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R2103/00—Two poles

Landscapes

  • Dc Digital Transmission (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 하드웨어적으로 간략화되고, 데이터가 낭비되는 것을 방지할 수 있는 디씨 오프셋 제거회로를 제공하기 위한 것으로, 본 발명의 디씨 오프셋 제거회로는 통신용 신호처리시 발생하는 DC 오프셋을 제거하기 위한 회로에 있어서, IF신호 처리부와, IF신호 처리부에서 출력되는 포지티브 신호와 네가티브 신호를 각각 버퍼링하는 버퍼부와, 상기 버퍼부에서 출력되는 포지티브 신호와 네가티브 신호의 DC 레벨을 검출하기 위한 로우패스필터부와, 상기 로우패스필터부에서 검출된 포지티브 신호와 네가티브 신호의 DC레벨 차를 이용하여 포지티브 신호와 네가티브 신호의 DC레벨을 조정하여 오프셋을 컨트롤하는 오프셋 컨트롤부를 포함하여 구성되는 것을 특징으로 한다.

Description

디씨 오프셋(ＤＣ ＯＦＦＳＥＴ) 제거회로{CIRCUIT FOR REMOVING DC OFFSET}
본 발명은 반도체 장치에 관한 것으로 특히, 통신용 신호처리시에 발생하는 디씨 오프셋(DC OFFSET)을 제거하기 위한 회로에 관한 것이다.
일반적으로 DC 오프셋(offset)은 집적회로(IC) 제작시 공정상의 미스매치(mismatch) 또는 회로 구조상의 미스매치에 의해 주로 발생한다. 이때 발생하는 DC 오프셋은 ADC(Analog to Digital Conveter) 입력에서 데이터 에러를 발생시키는 요인으로 작용한다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 디씨 오프셋 제거회로를 설명하기로 한다.
도 1은 종래 기술에 따른 디씨 오프셋 회로를 도시한 것이다.
도 1에 도시된 바와 같이, 종래에는 CDMA(Code Division Multipul Access) IF(Intermediate Frequency)수신기의 IF신호 처리부(11)와, ADC부(12)와, 오프셋 컨트롤부(13)와, 데이터 카운터부(14)와, PDM(Pulse Density Modulator)신호 발생부(15)와 로우패스필터(16)로 구성된다.
CDMF IF수신기의 IF신호 처리부(11)는 상기 ADC부(12)의 전단에서 IF믹서부(11a)와 고차필터(11b)가 디퍼런셜(differential)하게 신호를 처리할 수 있도록 연결된다. 따라서 IF믹서부(11a)에서 출력되는 포지티브 신호(P)와 네가티브 신호(N) 사이에는 DC 오프셋이 랜덤(random)하게 생성된다.
상기 오프셋 컨트롤부(13)는 ADC부(12)의 입력에서 DC 오프셋을 제거하기 위해 로우패스필터부(16)에서 출력되는 DC 컨트롤 신호를 이용하여 DC레벨을 트리밍함으로써 오프셋을 보정한다.
상기 데이터 카운터부(14)는 ADC부(12)에서 출력되는 디지탈 데이터인 0과 1을 카운트하여 적절한 PDM신호 발생부(15)를 컨트롤하기 위한 컨트롤 신호를 발생한다.
상기 로우패스필터(RFP:Row Pass Filter)부(16)는 상기 PDM신호 발생부(15)에서 발생되는 PDM신호를 DC 컨트롤 신호로 변환하여 오프셋 컨트롤부(13)로 출력한다.
이와 같은 종래 디씨 오프셋 제거회로에 있어서, 송신기의 모뎀에서 0과 1의 갯수가 같도록 데이터를 형성한 후, 송신한 신호를 수신기로 수신하였을 때, 0의 갯수와 1의 갯수가 같으면 네가티브 신호(N)와 포지티브 신호(P)의 오프셋이 발생하지 않은 것으로 판단하며, 만일 0의 갯수와 1의 갯수가 서로 동일하지 않으면 네가티브 신호(N)와 포지티브 신호(P)간에 오프셋 발생한 것으로 간주한다. 즉, 1의 갯수가 0의 갯수보다 많으면 포지티브 신호(P)가 네가티브 신호(N)보다 DC 레벨이 높은 것으로 간주하고, 0의 갯수가 1의 갯수보다 많으면 포지티브 신호(P)가 네가티브 신호(N)보다 DC 레벨이 낮은 것으로 간주한다.
따라서, 피드백(feedback)에 의해 PDM신호 발생부(15)는 오프셋이 줄어들게 되어 포지티브 신호와 네가티브 신호의 DC가 같아지도록 PDM신호를 발생한다.
상기 PDM신호는 로우패스필터부(16)를 통해 DC컨트롤 신호로 바뀌며, 이 신호는 고차 필터부(11b)에서 출력되는 포지티브 신호(P)와 네가티브 신호(N)를 DC레벨이 동일해지도록 트리밍(trimming)한다.
그러나 상기와 같은 종래 디씨 오프셋 제거회로는 다음과 같은 문제점이 있었다.
포지티브 신호(P)와 네가티브 신호(N)의 DC 오프셋을 제거하기위해 추가적인 PDM신호 발생부 및 오프셋 보정을 위한 신호 발생 등이 수반되어야 하므로 하드웨어(hardware)가 복잡해지며, 데이터 송수신시 보정을 위한 데이터가 항상추가되어야 하므로 데이터의 낭비를 초래한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 하드웨어적으로 간략화되고, 데이터가 낭비되는 것을 방지할 수 있는 디씨 오프셋 제거회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 DC 오프셋 제거회로의 구성도
도 2는 본 발명에 따른 DC 오프셋 제거회로의 구성도
도 3은 도 2의 부분적 상세도
도면의 주요부분에 대한 부호의 설명
21 : IF신호 처리부 22 : 버퍼부
23 : 로우패스필터부 24 : 오프셋 컨트롤부
24a : DC 오프셋 조정부 25 : 비교부
상기의 목적을 달성하기 위한 본 발명의 디씨 오프셋 제거회로는 통신용 신호처리시 발생하는 DC 오프셋을 제거하기 위한 회로에 있어서, IF신호 처리부와, IF신호 처리부에서 출력되는 포지티브 신호와 네가티브 신호를 각각 버퍼링하는 버퍼부와, 상기 버퍼부에서 출력되는 포지티브 신호와 네가티브 신호의 DC 레벨을 검출하기 위한 로우패스필터부와, 상기 로우패스필터부에서 검출된 포지티브 신호와 네가티브 신호의 DC레벨 차를 이용하여 포지티브 신호와 네가티브 신호의 DC레벨을 조정하여 오프셋을 컨트롤하는 오프셋 컨트롤부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 디씨 오프셋 제거회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 디씨 오프셋(DC Offset) 제거회로의 구성도이다.
IF신호 처리부(21)와, IF신호 처리부(21)에서 출력되는 포지티브 신호(P)와 네가티브 신호(N)를 각각 버퍼링하는 버퍼부(22)와, 상기 버퍼부(22)에서 출력되는 포지티브 신호(P)와 네가티브 신호(N)의 DC 레벨을 검출하기 위한 로우패스필터부(23)와 그리고 상기 로우패스필터부(23)에서 검출된 포지티브 신호와 네가티브신호의 DC레벨 차를 이용하여 포지티브 신호와 네가티브 신호의 DC레벨을 조정하여 오프셋을 컨트롤하는 오프셋 컨트롤부(24)로 구성된다.
여기서, 상기 버퍼부(22)는 포지티브 신호(P)를 버퍼링하는 제 1 버퍼부(22a)와 네가티브 신호(N)를 버퍼링하는 제 2 버퍼부(22b)로 구성된다.
상기 제 1 버퍼부(22a)는 상기 IF신호 처리부(21)에서 출력되는 포지티브 신호(P)를 제 1 입력으로 하고 자신의 출력을 피드백하여 제 2 입력으로 이용한다. 그리고 제 2 버퍼부(22b)는 상기 IF신호 처리부(21)에서 출력되는 네가티브 신호(N)를 제 1 입력으로 하고, 자신의 출력을 피드백하여 제 2 입력으로 이용한다.
상기 로우패스필터부(23)는 상기 제 1 버퍼부(22a)에서 출력되는 포지티브 신호(P)로부터 저주파 성분만을 통과시키기 위해 저항(R1)과 커패시터(C1)로 구성된 제 1 로우패스필터부(23a)와, 상기 제 2 버퍼부(22b)에서 출력되는 네가티브 신호(N)로부터 저주파 성분만을 통과시키기 위해 저항(R2)과 커패시터(C2)로 구성된 제 2 로우패스필터부(23b)로 이루어진다.
상기 오프셋 컨트롤부(24)는 상기 로우패스필터부(23)에서 검출된 포지티브 신호(P)와 네가티브 신호(N)의 DC 레벨을 입력하여 그 차를 비교하는 비교부(25a)와, 상기 비교부(25a)의 출력신호에 의해 포지티브 신호(P)와 네가티브 신호(N)의 DC 레벨을 조정하는 DC 오프셋 조정부(24a)로 구성된다.
상기 비교부(25a)는 비반전단자(+)에 포지티브 신호가 입력되고, 반전단자(-)에는 네가티브 신호가 입력되어 두 신호의 레벨차를 비교한다.
상기 DC 오프셋 조정부(24a)는 비교부(25a)에서 출력되는 컨트롤 신호에 의해 조절되어 전류를 발생하는 전류원(Is)과, 제 1, 제 2 차동증폭기(25b,25c) 및 저항소자(R3,R4,R5,R6)로 구성되어 상기 전류원(Is)에서 발생된 전류를 가산 및 감산하여 포지티브 신호(P)와 네가티브 신호(N)의 DC 오프셋이 동일하도록 조정한다.
이와 같이 구성된 본 발명의 디씨 오프셋 제거회로의 동작을 설명하면 다음과 같다.
먼저, IF믹서부(21a)와 고차의 필터부(21b)를 지나면서 발생한 포지티브 신호(P)와 네가티브 신호(N)의 DC 오프셋의 차이는 버퍼부(22)를 통과시켜서 로우패스필터부(23)의 출력단이 DC 오프셋 조정부(24a)에 영향을 받지 않도록 한다.
버퍼부(22)에 전달된 포지티브 신호(P)와 네가티브 신호(N)는 로우패스필터부(23)를 통과하면서 신호의 레벨을 40dB 이상으로 억제시켜 DC신호만을 출력시킨다.
이때, 로우패스필터부(23)를 구성하는 저항(R1,R2) 및 커패시터(C1,C2)의 컷-오프 주파수(Cut-Off frequency)는 10Hz 미만으로 한다.
즉, fc = 1/2πRC 〈 10Hz
따라서, 송신되는 신호가 1KHz에서 630KHz이므로 충분히 신호성분을 억제시킬 수 있다.
검출된 포지티브 신호(P)와 네가티브 신호(N)의 DC신호는 오프셋 컨트롤부(24)내 비교부(25a)로 입력되어 두 신호간의 차이에 상응하는 컨트롤 신호를 출력하면 상기 컨트롤 신호에 의해 전류원(Is)에서 발생되는 전류가 조정된다.
상기 전류는 DC 오프셋 조정부(24a)를 구성하는 제 1, 제 2 차동증폭기(25b,25c)의 비반전단자(+)로 입력되어 원래의 신호에 가산 및 감산하는 것에 의해 DC 오프셋이 동일한 포지티브 신호(P')와 네가티브 신호(N')를 출력한다.
한편, 도 3은 도 2의 DC오프셋 조정부내 제 2 차동증폭기를 보다 구체적으로 도시한 것으로서 DC오프셋 조정과정은 다음과 같은 수식을 통해 알 수 있다.
VN/R6 + (VN-VN')/R5 - I = 0
(1/R6 + 1/R5)VN-I = VN'/R6
∴ VN' = [1+(R5/R1(또는 R2)]VN- I×R5)
따라서, VN에만 AC신호가 실려있고 I에는 DC성분만 있으므로VN에서 DC오프셋이 I×R4만큼 쉬프트하게 된다. 이때, 제 1 차동증폭기(25b)에는 전류가 반대로 흘러 I×R5만큼 반대 방향으로 쉬프트한다.
즉, 포지티브 신호(P)와 네가티브 신호(N)에서 발생된 DC 오프셋 전압이 서로 동일해지도록 비교부(25a) 및 전류원(Is) 그리고 저항(R4,R5)를 조정하면 된다.
이상 상술한 바와 같이, 본 발명의 디씨 오프셋 제거회로는 다음과 같은 효과가 있다.
하드웨어적인 구성요소를 최소화할 수 있고, 트리밍(trimming)을 위한 데이터 전송을 없애기 때문에 데이터 낭비가 없고 전송 효율을 높일 수 있다.

Claims (5)

  1. 통신용 신호처리시 발생하는 DC 오프셋을 제거하기 위한 회로에 있어서,
    IF신호 처리부;
    IF신호 처리부에서 출력되는 포지티브 신호와 네가티브 신호를 각각 버퍼링하는 버퍼부;
    상기 버퍼부에서 출력되는 포지티브 신호와 네가티브 신호의 DC 레벨을 검출하기 위한 로우패스필터부;
    상기 로우패스필터부에서 검출된 포지티브 신호와 네가티브 신호의 DC레벨 을 입력하여 그 차를 비교하는 비교부와 상기 비교부의 출력 신호에 의해 포지티브 신호와 네가티브 신호의 DC 레벨을 조정하는 DC 오프셋 조정부로 구성되어 오프셋을 컨트롤하는 오프셋 컨트롤부를 포함하여 구성되는 것을 특징으로 하는 디씨 오프셋 제거회로.
  2. 제 1 항에 있어서, 상기 버퍼부는 포지티브 신호를 버퍼링하는 제 1 버퍼부와 네가티브 신호를 버퍼링하는 제 2 버퍼부로 구성되는 것을 특징으로 하는 디씨 오프셋 제거회로.
  3. 제 1 항에 있어서, 상기 로우패스필터부는 상기 제 1 버퍼부에서 출력되는 포지티브 신호로부터 저주파 성분만을 통과시키는 제 1 로우패스필터부와, 상기 제 2 버퍼부에서 출력되는 네가티브 신호로부터 저주파 성분만을 통과시키는 제 2 로우패스필터부로 구성되는 것을 특징으로 하는 디씨 오프셋 제거회로.
  4. 삭제
  5. 제 1 항에 있어서, 상기 DC 오프셋 조정부는 상기 비교부에서 출력되는 컨트롤 신호에 의해 조절되어 전류를 발생하는 전류원과, 상기 전류원으로부터 발생된 전류를 가산 및 감산하여 포지티브 신호와 네가티브 신호의 DC 오프셋을 조정하는 제 1, 제 2 차동증폭기 및 저항소자들로 구성되는 것을 특징으로 하는 디씨 오프셋 제거회로.
KR1020000011521A 2000-03-08 2000-03-08 디씨 오프셋(ｄｃ ｏｆｆｓｅｔ) 제거회로 KR100364796B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000011521A KR100364796B1 (ko) 2000-03-08 2000-03-08 디씨 오프셋(ｄｃ ｏｆｆｓｅｔ) 제거회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000011521A KR100364796B1 (ko) 2000-03-08 2000-03-08 디씨 오프셋(ｄｃ ｏｆｆｓｅｔ) 제거회로

Publications (2)

Publication Number Publication Date
KR20010087648A KR20010087648A (ko) 2001-09-21
KR100364796B1 true KR100364796B1 (ko) 2002-12-16

Family

ID=19653228

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000011521A KR100364796B1 (ko) 2000-03-08 2000-03-08 디씨 오프셋(ｄｃ ｏｆｆｓｅｔ) 제거회로

Country Status (1)

Country Link
KR (1) KR100364796B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100651711B1 (ko) * 2002-11-26 2006-11-30 한국전자통신연구원 무선 통신 기기의 고주파 송수신기 장치 및 이를 이용한신호 처리 방법

Also Published As

Publication number Publication date
KR20010087648A (ko) 2001-09-21

Similar Documents

Publication Publication Date Title
US6924700B2 (en) Class D amplifier
US6317064B1 (en) DC offset correction adaptable to multiple requirements
KR100394318B1 (ko) 주파수 변환 믹서 출력의 디씨 오프셋 제거 장치 및 방법
CN108390727B (zh) 直流失调消除电路以及直流失调消除方法
KR20080084852A (ko) 고이득 복합 필터에 대한 ｄｃ 오프셋 보정
EP0320471A2 (en) Common mode sensing and control in balanced amplifier chains
US6700518B2 (en) Digital switching amplifier
US11264956B2 (en) DC offset cancellation circuit and DC offset cancellation method
GB1581818A (en) Average signal generating circuits
US7043206B2 (en) Fully integrated offset compensation feedback circuit
US5642077A (en) Wide band constant gain amplifier
KR100364796B1 (ko) 디씨 오프셋(ｄｃ ｏｆｆｓｅｔ) 제거회로
KR20080006359A (ko) 디지털 제어가 가능한 필터 시스템 및 필터링 방법
US10812920B2 (en) Failure determination device and sound output device
JP2001177355A (ja) オフセット制御回路及びそれを用いた光受信器並びに光通信システム
JP2008507932A (ja) アンチジッタ回路
JP2021150675A (ja) 半導体集積回路及び受信装置
US5271059A (en) Method and configuration for forming a line termination of a telephone line
US20200328758A1 (en) Sensor arrangement
US7106238B2 (en) Input data slicer
US7109778B2 (en) DC-offset transient response cancel system
KR0149305B1 (ko) 주파수 변환기의 반송파 누설 제거 장치
JPS6347066Y2 (ko)
JP2802809B2 (ja) コンパレータ回路
JP2008533794A (ja) 利得制御可能な入力増幅器を有するレシーバ

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20000308

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20020128

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20021023

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20021202

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20021203

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20051118

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee