KR100363529B1

KR100363529B1 - 반도체 웨이퍼 및 반도체 장치

Info

Publication number: KR100363529B1
Application number: KR1020010002555A
Authority: KR
Inventors: 야마모또히데까즈; 기무라야스히로
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-03-03
Filing date: 2001-01-17
Publication date: 2002-12-05
Also published as: JP2001250799A; US6747337B1; KR20010087159A; TW501176B

Abstract

웨이퍼에 발생하는 슬립(slip; 4)이 다이싱 라인(dicing linel; 5) 내로 연장되도록 다이싱 라인(5)을 슬립(4)과 중첩하여 배치한다.

Description

반도체 웨이퍼 및 반도체 장치{SEMICONDUCTOR WAFER AND SEMICONDUCTOR DEVICE}

본 발명은 반도체 웨이퍼 및 상기 반도체 웨이퍼를 절단함으로써 형성되는 반도체 장치(집적 회로 칩)에 관한 것이다.

반도체 장치(집적 회로)의 제조에는 일반적으로 웨이퍼형의 실리콘 기판(이하, 단순하게 「실리콘 웨이퍼」로 칭함)이 이용된다. 실리콘 웨이퍼에는 디바이스 제조에 있어서의 고온 프로세스에 있어서, 슬립이라고 불리는 전위 결함(dislocation defect)이 생기는 경우가 있다. 이러한 슬립이 집적 회로 내에 연장되면, 누설 불량이나 산화막 불량의 원인이 된다.

그래서, 본원 발명자는 슬립에 관해서 연구하고, 상기 슬립이 실리콘 웨이퍼의 외주로부터 내측에 실리콘 웨이퍼의 결정 방위에 따라서 형성되고, 예를 들면 면 방위 <100>의 실리콘 웨이퍼에 있어서는 <110>의 방향으로 연장되는 성질이 있는 것을 깨달았다.

보다 상세하게는, 본원 발명자는 도 5에 도시한 바와 같이 슬립(4)의 발생 개소가 주로 웨이퍼의 면 방위를 인식하기 위해서 실리콘 웨이퍼(1)에 설치된 노치(2)나, 고온 처리할 때에 반응실 내에서 실리콘 웨이퍼(1)를 고정하기 위해서사용되는 보우트(7)와 실리콘 웨이퍼(1)와의 접촉점(8)인 것을 깨달았다.

도 6 및 도 7에, 종래의 실리콘 웨이퍼(1)에 있어서 슬립(4)이 발생하고 있는 부분의 확대도를 나타낸다.

도 6 및 도 7에 도시한 바와 같이, 실리콘 웨이퍼(1)에는 다수의 집적 회로(6)가 형성되고, 상기 집적 회로(6)를 둘러싸도록 다이싱 라인(5)이 설치된다. 이러한 다이싱 라인(5)으로 실리콘 웨이퍼(1)를 분할함으로써, 복수의 집적 회로 칩이 형성된다.

그러나, 종래의 실리콘 웨이퍼(1)에서는 슬립(4)의 발생 개소를 고려하지 않고서 집적 회로(6)의 배열이 정해져 있었기 때문에, 도 6 및 도 7에 도시한 바와 같이 집적 회로(6) 내에 슬립(4)이 연장되어 있었다. 이것이 누설이나 산화막 파괴 등의 디바이스 불량을 일으켜 수율 저하를 초래하는 요인이 되었다.

본 발명은 상기한 과제를 해결하기 위해서 이루어진 것이다. 본 발명의 목적은 집적 회로 내에 슬립이 연장되는 것을 억제하여 수율을 향상시키는 것에 있다.

본 발명에 따른 반도체 웨이퍼는 하나의 국면에서는 결정의 면 방위를 인식하기 위한 노치를 갖고, 상기 노치로부터 연장되는 결함과 중첩되도록 상기 결함을 따라 다이싱 라인을 배치하고 있다. 상기 결함으로서는 전형적으로는 웨이퍼의 고온 처리시에 발생하는 전위 결함(슬립)을 예로 들 수 있다.

상기한 바와 같이 다이싱 라인을 배치함으로써, 반도체 웨이퍼에 발생한 전위 결함 등의 결함은 다이싱 라인 내로 연장되고, 집적 회로 내에 결함이 들어가는 것을 회피할 수 있다.

상기 다이싱 라인은 바람직하게는 노치의 선단으로부터 반도체 웨이퍼의 안쪽으로 연장된다.

그것에 따라, 노치의 선단으로부터 연장되는 전위 결함은 다이싱 라인 내로 연장되게 되고, 상기 전위 결함이 집적 회로 내에 들어가는 것을 회피할 수 있다.

본 발명에 따른 반도체 웨이퍼는, 다른 국면에서는 고온 처리시에 보우트에 고정되고, 상기 보우트와 반도체 웨이퍼와의 접점에서 연장되는 결함과 중첩되도록 상기 결함을 따라 다이싱 라인을 배치한다.

본 국면의 경우에도, 결함은 다이싱 라인 내로 연장되고, 집적 회로 내에 결함이 들어가는 것을 억제할 수 있다.

상기 다이싱 라인은 바람직하게는 상기 접촉점으로부터 반도체 웨이퍼의 안쪽으로 연장된다.

그것에 따라, 상기 접촉점으로부터 연장되는 전위 결함은 다이싱 라인 내로 연장되게 되고, 상기 전위 결함이 집적 회로 내에 들어가는 것을 회피할 수 있다.

상기 반도체 웨이퍼는 면 방위 <100>의 실리콘 웨이퍼이고, 다이싱 라인을 <110> 방향으로 연장시킨다.

면 방위 <100>의 실리콘 웨이퍼에 있어서는 전위 결함은 <110>의 방향으로 연장되는 성질이 있기 때문에, 다이싱 라인을 <110> 방향으로 연장시킴으로써, 전위 결함은 다이싱 라인 내로 연장되게 된다.

본 발명에 따른 반도체 장치는 상술한 반도체 웨이퍼를 다이싱 라인을 따라 절단함으로써 형성된다.

상술한 반도체 웨이퍼에서는 전위 결함 등의 결함이 집적 회로 영역 내에 들어가는 것을 효과적으로 억제할 수 있기 때문에, 이러한 반도체 웨이퍼를 절단하여 얻어지는 반도체 장치(집적 회로 칩)에는 상기한 결함이 거의 존재하지 않는다. 따라서, 본 발명에 따른 반도체 장치는 신뢰성이 높아진다.

도 1은 본 발명의 제1 실시예에 있어서의 고온 처리 후의 반도체 웨이퍼의 평면도.

도 2는 도 1에 도시한 영역(3)의 확대도.

도 3은 본 발명의 제2 실시예에 있어서의 고온 처리 후의 반도체 웨이퍼의 평면도.

도 4는 도 3에 도시한 영역(9)의 확대도.

도 5는 종래의 고온 처리 후의 반도체 웨이퍼의 평면도.

도 6은 종래의 반도체 웨이퍼의 노치(notch)와 그 근방 부분 확대도.

도 7은 종래의 반도체 웨이퍼와 보우트(boat)와의 접촉부와 그 근방 부분 확대도

<도면의 주요 부분에 대한 부호의 설명>

1: 실리콘 웨이퍼

2: 노치

4: 슬립

5: 다이싱 라인(dicing line)

6: 집적 회로

7: 보우트

8: 접촉점

이하, 도 1∼도 4를 이용하여 본 발명의 실시예에 관해서 설명한다.

(제1 실시예)

도 1은 본 제1 실시예에 있어서의 실리콘 웨이퍼(1)의 평면도이다. 도 1에 도시한 실리콘 웨이퍼(1)는 결정면 방위를 인식하기 위한 노치(2)를 갖는 면 방위 <100>의 웨이퍼이다.

이러한 실리콘 웨이퍼(1)에는 디바이스의 제조 프로세스에 있어서의 고온 처리(예를 들면 불순물 확산이나 막 형성을 위한 열 처리)가 실시되고, 상기 고온 처리에 의해 노치(2)의 선단으로부터 웨이퍼의 안쪽으로 연장되도록 슬립(전위 결함 : 4)이 발생한다.

도 2에 도 1에 있어서의 영역(3)의 확대도를 나타낸다. 도 2에 도시한 바와 같이, 실리콘 웨이퍼(1)에는 다수의 집적 회로(6)가 제조되고, 집적 회로(6)의 형성 영역을 둘러싸도록 다이싱 라인(다이싱 영역 : 5)을 설치한다. 그리고, 실리콘 웨이퍼(1)를 다이싱 라인(5)으로 절단함으로써, 복수의 집적 회로 칩(반도체 장치)이 얻어진다.

도 2에 도시한 바와 같이, 면 방위 <100>의 실리콘 웨이퍼(1)에서는 슬립(4)은 <110> 방향으로 연장된다. 그래서, 본 발명에서는 다이싱 라인(5)을 노치(2)의 선단으로부터 <110> 방향으로 연장시켜, 상기한 슬립(4)과 중첩되도록 다이싱 라인(5)을 배치한다. 바꿔 말하면, 슬립(4)의 발생 영역을 피하도록 집적 회로(6)를 배열한다.

그것에 따라, 실리콘 웨이퍼(1)에 발생한 슬립(4)은 다이싱 라인(5) 내만을 연장하고, 집적 회로(6) 내에 슬립(4)이 들어가는 것을 회피할 수 있다. 따라서, 실리콘 웨이퍼(1)를 절단하여 얻어진 집적 회로 칩에 있어서의 슬립(4)에 기인하는 누설 불량이나 산화막 불량 등을 억제할 수 있어 수율이 향상된다.

(제2 실시예)

다음에, 도 3 및 도 4를 이용하여, 본 발명의 제2 실시예에 관해서 설명한다. 도 3은 본 제2 실시예에 있어서의 실리콘 웨이퍼(1)의 평면도이다. 도 4는 도 3에 있어서의 영역(9)의 확대도이다.

실리콘 웨이퍼(1)는 디바이스 제조 프로세스에 있어서의 고온 처리시에 보우트(7)라고 불리는 부재에 고정된다. 이러한 경우에는, 도 3에 도시한 바와 같이 상기 보우트(7)와 실리콘 웨이퍼(1)와의 접촉부(8)로부터 슬립(4)은 발생한다. 이러한 경우에도 슬립(4)은 면 방위 <100>의 실리콘 웨이퍼(1)에서는 <110> 방향으로 연장된다.

그래서, 도 4에 도시한 바와 같이, 다이싱 라인(5)을 접촉부(8)로부터 <110>방향으로 연장시켜, 상기한 슬립(4)과 중첩되도록 다이싱 라인(5)을 배치한다. 그것에 따라, 슬립(4)은 다이싱 라인(5) 내를 연장하고, 집적 회로(6) 내에 슬립(4)이 들어가는 것을 저지할 수 있다.

또, 본 발명의 사상은 실리콘 이외의 다른 반도체로 이루어지는 웨이퍼에도 적용 가능하다. 또한, 노치나 보우트와 웨이퍼와의 접촉부로부터 발생하는 결함이면, 고온 처리시 이외에 발생하는 결함에 대해서도 본 발명은 적용 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면 반도체 웨이퍼 내에 제조되는 집적 회로 내에, 예를 들면 고온 처리시에 있어서의 전위 결함 등의 결함이 들어가는 것을 효과적으로 억제할 수 있다. 그것에 따라, 상기 결함의 발생에 기인하는 누설 불량이나 산화막 불량 등을 효과적으로 억제할 수 있어 수율을 향상시킬 수 있음과 함께 신뢰성이 높은 반도체 장치가 얻어진다.

Claims

결정의 면 방위를 인식하기 위한 노치(notch; 2)를 포함하는 반도체 웨이퍼(1)에 있어서,

상기 노치로부터 연장되는 결함(4)과 중첩되도록 상기 결함을 따라 다이싱 라인(dicing line; 5)을 배치한 것을 특징으로 하는 반도체 웨이퍼.
고온 처리시에 보우트(boat; 7)에 고정되는 반도체 웨이퍼(1)에 있어서,

상기 보우트와 상기 반도체 웨이퍼의 접촉점으로부터 연장되는 결함(4)과 중첩되도록 상기 결함을 따라 다이싱 라인(5)을 배치한 것을 특징으로 하는 반도체 웨이퍼.
결정의 면 방위를 인식하기 위한 노치(2)를 포함하고 상기 노치로부터 연장되는 결함(4)과 중첩되도록 상기 결함을 따라 다이싱 라인(5)이 배치된 반도체 웨이퍼(1)를, 상기 다이싱 라인을 따라 절단함으로써 형성된 반도체 장치.
고온 처리시에 보우트(7)에 고정되고 상기 보우트와의 접촉점으로부터 연장되는 결함(4)과 중첩되도록 상기 결함을 따라 다이싱 라인(5)을 배치한 반도체 웨이퍼(1)를, 상기 다이싱 라인을 따라 절단함으로써 형성된 반도체 장치.