KR100361079B1 - 초박형 적층 반도체 칩 패키지 및 이에 사용되는 리드프레임 - Google Patents

초박형 적층 반도체 칩 패키지 및 이에 사용되는 리드프레임 Download PDF

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Abstract

본 발명의 복수의 반도체 칩을 적층하면서도 패키지의 두께를 1㎜ 이하로 유지할 수 있는 리드 프레임 구조 및 이를 포함한 초박형 적층 반도체 칩 패키지에 관한 것이다. 리드 프레임은 복수의 반도체 칩이 부착되는 복수의 다이 패드 또는 리드부 각각이 수직 공간에서 서로 다른 위치에 배치됨과 동시에 수평 공간에서도 서로 겹치지 않도록 이격부를 사이에 두고 떨어져 배치되어 있다. 복수의 반도체 칩 상기 이격부에서 일부분이 서로 겹치도록 한 상태에서 상기 다이 패드 또는 리드부에 반도체 칩을 부착함으로써, 칩 부착물에 의한 패키지 두께 증가를 최소로 할 수 있다. 본 발명의 일실시예에서는 복수의 다이 패드에 연결된 타이바를 상향 굴곡 및 하향 굴곡 또는 제1층 상향 굴곡 및 제2층 상향 굴곡시킴으로써, 다운셋 다이 패드와 업셋 다이 패드를 사용하거나, 반도체 칩이 직접 부착되는 리드부에 하향 굴곡부와 상향 굴곡부를 형성한다. 굴곡부의 크기는 반도체 칩이 부착되는 제1 다이 패드 또는 제1 리드부의 칩 부착면과 제2 다이 패드 또는 제2 리드부(상기 제1 다이 패드 또는 제1 리드부와 이격부를 사이에 두고 떨어져 배치되어 있음)의 칩 부착면이 동일한 높이에 배치되도록 설정한다. 본 발명에 따르면, 두께가 0.1㎜인 2개의 반도체 칩을 적층하여도 패키지의 두께를 0.55 ~ 0.70㎜의 범위로 유지할 수 있다.

Description

초박형 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임{Ultra Thin Stacked Semiconductor Chip Package and Lead Frame Used in the Package}
본 발명은 반도체 조립 기술에 관한 것으로서, 좀 더 구체적으로는 복수의 반도체 칩이 하나의 패키지 몸체에 포함되며 두께가 1㎜ 이하인 초박형 적층 패키지를 구현할 수 있는 리드 프레임 및 이를 포함한 반도체 칩 패키지에 관한 것이다.
반도체 소자의 집적도가 향상되고 고성능이 요구되면서 반도체 칩 자체의 크기가 증가함에 따라 반도체 소자의 실장밀도를 높여야 할 필요성이 생기게 되었다. 적층형 소자는 이러한 요구를 충족할 수 있는 하나의 대안이 될 수 있는데, 적층형 소자는 여러 기능을 하는 칩을 하나의 패키지로 구현할 수 있다는 점에서도 유리한 점이 있다. 적층형 소자는 패키지되지 않은 개별 칩을 여러 개 적층시켜 구현할 수도 있고, 조립 공정이 끝난 패키지 소자 여러 개를 적층시킬 수도 있다.
패키지 적층형 소자는 개별 반도체 패키지가 반도체 칩보다는 적어도 2배 이상의 두께를 갖기 때문에, 적층된 소자의 전체 두께가 증가한다는 문제가 있으며, 적층된 개별 패키지 소자를 전기적으로 서로 연결시키기 위해서 개별 패키지의 몸체 밖으로 둘출된 외부 리드에 대한 변형, 예컨대, 상부에 위치하는 개별 패키지의 외부 리드를 그 아래에 위치하는 개별 패키지의 외부 리드에 끼우거나, 적층되는개별 패키지의 외부 리드에 수직으로 구멍을 뚫고 그 구멍에 연결 단자를 삽입하여 적층 패키지의 외부 접속 단자를 활용해야 하는 등의 변형이 필요하기 때문에 적층형 소자의 수율이 떨어진다는 문제가 있다.
한편, 복수의 반도체 칩을 수직으로 적층하여 집적회로 소자의 밀도를 증가시키는 방법은 예컨대, 미국 특허 제5,012,323호에 개시되어 있다. 이 특허에는 하나의 리드 프레임 양쪽면에 한쌍의 반도체 칩이 조합되어 있다. 즉, 상부 다이는 리드 프레임의 리드의 상부면에 접착성 절연 필름층에 의해 후면 접착(back-bonded)되고, 하부 다이는 리드 프레임의 다이 본딩 영역에 접착성 절연 필름층에 의해 전면 접착(face-bonded)되어 있다. 상부 다이와 하부 다이의 전극 패드는 해당 리드의 끝부분에서 금선 또는 알루미늄선으로 연결된다.
그러나, 이러한 종래 기술에 따른 칩 적층형 소자는 상부 다이와 하부 다이의 크기가 서로 달라야 하며, 소자의 전체적인 두께를 예컨대, 1㎜ 이하로 줄이는 데에는 한계가 있다. 플라스틱 패키지 적층형 소자의 두께는 적층되는 반도체 칩의 두께와 리드 프레임(특히, 다이 패드)의 두께 및 리드와 반도체 칩을 전기적으로 연결하는 본딩 와이어의 루프에 의해 결정된다. 반도체 칩의 두께를 줄이기 위해서는 실리콘 웨이퍼의 후면을 연마 가공(wafer back lapping)하는데, 8인치 웨이퍼의 경우, 기술적인 여러 가지 이유 때문에, 후면 연마를 하여 반도체 칩의 두께를 최대 100㎛까지 밖에 줄일 수 없다는 한계가 있다. 리드 프레임의 두께를 얇게 하면 패키지 소자의 두께를 줄일 수 있지만, 두께가 너무 얇은 리드 프레임은 공정 도중에 약간의 물리적인 충격에 의해 쉽게 손상되기 때문에, 0.10㎜ 이하의 리드 프레임을 사용하는 것은 공정상 거의 불가능하다.
패키지 소자의 두께를 줄이기 위해 새로운 조립 기술을 사용할 수도 있지만, 이것은 이미 사용하고 있는 플라스틱 패키지 조립 장비들을 교체해야 하는 등의 비용 증가를 수반한다.
본 발명의 목적은 적층형 패키지 소자의 두께를 줄이면서도 반도체 소자의 실장 밀도를 높이는 것이다.
본 발명의 다른 목적은 기존의 플라스틱 패키지 조립 공정과 장비를 그대로 활용하면서 초박형 적층 패키지 소자를 구현할 수 있는 리드 프레임 구조 및 이러한 리드 프레임을 사용하는 반도체 칩 패키지를 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 초박형 적층 반도체 칩 패키지의 단면도.
도 2는 본 발명의 실시예에 따른 초박형 적층 반도체 칩 패키지에 사용되는 리드 프레임의 구조를 나타내는 평면도.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 초박형 적층 패키지의 제조 공정을 나타내는 단면도.
도 4는 본 발명의 다른 실시예에 따른 초박형 적층 반도체 칩 패키지에 사용되는 리드 프레임의 구조를 보여주는 평면도.
도 5는 본 발명의 또 다른 실시예에 따른 내부 리드 일부가 노출된 초박형 적층 반도체 칩 패키지의 부분 단면도.
도 6은 본 발명의 또 다른 실시예에 따른 내부 리드 일부가 노출된 초박형 적층 반도체 칩 패키지의 부분 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 굴곡 내부 리드를 갖는 초박형 적층 반도체 칩 패키지의 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 굴곡 내부 리드를 갖는 초박형 적층 반도체 칩 패키지에 사용되는 리드 프레임의 구조를 보여주는 평면도.
도 9는 본 발명에 따른 초박형 적층 반도체 칩 패키지를 TSOP (Thin Small Outline package) 형태로 구현한 예를 나타내는 사시도.
도 10은 본 발명에 따른 초박형 적층 반도체 칩 패키지를 또 다른 TSOP로 구현한 예를 나타내는 사시도.
도 11은 본 발명에 따른 초박형 적층 반도체 칩 패키지를 PLCC (Plastic Leaded Chip Carrier) 형태로 구현한 예를 나타내는 사시도.
도 12는 본 발명에 따른 초박형 적층 반도체 칩 패키지를 PQFP (Plastic Quad FlatPack) 형태로 구현한 예를 나타내는 사시도.
도 13은 본 발명에 따른 초박형 적층 반도체 칩 패키지를 여러 개 적층한 패키지 적층 구조예를 나타내는 도면.
도 14는 본 발명에 따른 초박형 적층 반도체 칩 패키지를 여러 개 적층한 패키지 적층 구조의 또 다른 예를 나타내는 도면.
<도면의 주요 부호에 대한 설명>
10: 초박형 적층 반도체 칩 패키지 20: 리드 프레임 (lead frame)
21: 다운셋 다이 패드 (downset die pad)
23: 업셋 다이 패드 (upset die pad)
25: 내부 리드 (inner lead) 27: 외부 리드 (outer lead)
30, 40: 반도체 칩 31, 35: 타이바 (tie bar)
33: 하향 굴곡부 37: 상향 굴곡부
39: 댐바 (dam bar) 50: 패키지 몸체
60: 본딩 와이어 (bonding wire) 70: 사이드 레일 (side rail)
80: 접착제 90: 노출형 리드
이러한 목적을 달성하기 위해, 본 발명에 따른 리드 프레임은 복수의 반도체 칩이 부착되는 다이 패드 또는 리드부가 수직 공간에서 서로 다른 위치에 배치됨과 동시에 수평 공간에서도 서로 중첩되지 않도록 이격부를 사이에 두고 서로 떨어져 배치되어 있다. 따라서, 이격부에 존재하는 여유 공간에 복수의 반도체 칩이 서로 겹치도록 배치함으로써, 칩 부착물(다이 패드 또는 리드부)에 따른 두께 증가를 피할 수 있다.
본 발명의 제1 실시예에 따른 리드 프레임은 제1 반도체 칩이 부착되는 제1 다이 패드와, 상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와, 제2 반도체 칩이 부착되는 제2 다이 패드와, 상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와, 상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며, 상기 제1 타이바는 하향 굴곡부를 포함하고, 제2 타이바는 상향 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있는 것을 특징으로 한다.
본 발명의 실시예에서, 상기 하향 굴곡부와 상향 굴곡부의 크기는 제1 다이 패드의 칩 부착면과 제2 다이 패드의 칩 부착면이 동일한 높이에 배치되도록 설정되는데, 예컨대 그 크기가 리드 프레임 두께의 ½인 것이 바람직하다.
본 발명의 다른 실시예에 따른 리드 프레임은 제1 반도체 칩이 부착되는 제1 다이 패드와, 상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와, 제2 반도체 칩이 부착되는 제2 다이 패드와, 상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와, 상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며, 상기 제1 타이바는 제1층 상향 굴곡부를 포함하고, 제2 타이바는 제2층 상향 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있고, 상기 복수의 리드는 상기 제1 다이 패드보다 더 아래쪽에 배치되는 것을 특징으로 한다. 이 실시예에서, 복수의 리드는 패키지 몸체 외부로 노출되어 패키지의 외부 전기 접속 단자 역할을 한다.
본 발명의 또 다른 실시예에 따른 리드 프레임은 제1 반도체 칩이 그 활성면이 위쪽을 향하도록 상향 부착되며 상기 제1 반도체 칩과 전기적으로 연결되는 제1 복수의 리드부와, 제2 반도체 칩이 그 활성면이 아래쪽을 향하도록 하향 부착되며 상기 제2 반도체 칩과 전기적으로 연결되는 제2 복수의 리드부와, 상기 제1 복수의 리드부 각각은 하향 굴곡부를 포함하고, 제2 복수의 리드부 각각은 상향 굴곡부를 포함하며, 상기 제1 복수의 리드부와 제2 복수의 리드부는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 리부와 제2 리드부가 배치되어 있다.
본 발명의 또 다른 실시예에 따른 반도체 칩 패키지는 복수의 반도체 칩이 적층되며 상기 반도체 칩을 기계적으로 보호하고 외부와 전기적 연결 통로를 제공하는 적층 반도체 칩 패키지로서, 리드 프레임과 패키지 몸체를 포함하며, 상기 리드 프레임은, 제1 반도체 칩이 부착되는 제1 다이 패드와, 상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와, 제2 반도체 칩이 부착되는 제2 다이 패드와, 상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와, 상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며, 상기 제1 타이바는 제1 굴곡부를 포함하고, 제2 타이바는 제2 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있으며, 상기 복수의 리드와 반도체 칩을 전기적으로 연결하는 본딩 와이어와, 상기 패키지 몸체는 반도체 칩을 보호하는 몰딩 수지로 이루어진 것을 특징으로 한다.
본 발명에 따른 적층 반도체 칩 패키지는 TSOP, PLCC, PQFP 형태로 구현되며, 패키지 낱개로 회로 기판에 실장될 수도 있고, 복수의 적층 패키지를 다시 적층하여 회로 기판에 실장할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해 설명한다.
실시예
도 1 및 도 2는 본 발명의 제1 실시예에 따른 초박형 적층 반도체 칩 패키지 및 이에 적용되는 리드 프레임의 구조를 나타낸다. 제1 실시예에서는 굴곡된 구조의 다이 패드를 사용한다.
초박형 적층 반도체 칩 패키지(10)는 리드 프레임(20)과 복수의 반도체 칩 즉, 상부 반도체 칩(30)과 하부 반도체 칩(40) 및 패키지 몸체(50)를 포함한다. 리드 프레임(20)은 상부 반도체 칩(30)이 부착되는 제1 다이 패드(21)와 하부 반도체 칩(40)이 부착되는 제2 다이 패드(23) 및 다이 패드(21, 23) 둘레에 배치된 복수의 리드(25)를 포함한다. 제1 반도체 칩(30)은 활성면이 위쪽을 향하도록 제1 다이 패드(21)에 전면 접착되고, 제2 반도체 칩(40)은 활성면이 아래쪽을 향하도록 제2 다이 패드(23)에 후면 접착된다.
리드(25)는 패키지 몸체(50) 내부에 밀봉되므로 내부 리드라 하는데, 이것은외부 리드(27)와 일체형으로 연결되어 있다. 내부 리드(25)와 외부 리드(27)는 도 2에 도시한 것처럼 댐바(39; dam bar)에 의해 리드 프레임의 사이드 레일(70; side rail)에 연결되어 있다. 댐바(39)는 예컨대, 에폭시 몰딩 수지로 패키지 몸체(50)를 형성한 다음 내부 리드와 외부 리드의 연결 부분을 제외하고는 절단되어 제거된다. 내부 리드(25)는 금 또는 알루미늄으로 된 금속 와이어(60)에 의해 반도체 칩의 전극 패드(32, 42)와 전기적으로 연결된다.
도 2에 도시한 것처럼, 다이 패드(21, 23)는 각각 타이바(31, 35)에 의해 리드 프레임의 사이드 레일(70)에 연결되어 있다. 본 발명의 제1 실시예에 따르면, 제1 다이 패드(21)를 사이드 레일(70)에 연결시켜 고정 지지하는 제1 타이바(31)는 하향 굴곡부(33)를 포함하고 제2 다이 패드(23)를 사이드 레일(70)에 연결시켜 고정 지지하는 제2 타이바(33)는 상향 굴곡부(37)를 포함한다. 여기서, 하향과 상향의 기준은 도 1에 도시한 단면도에서 수직 방향이다. 따라서, 하향 굴곡부(33)를 갖는 제1 타이바(31)와 연결된 제1 다이 패드(21)는 내부 리드(25)보다 아래쪽에 배치되고, 이와 반대로 제2 다이 패드(23)는 상향 굴곡부(37)에 의해 내부 리드(25)보다 위쪽에 배치된다. 따라서, 제1 다이 패드(21)는 다운셋 다이 패드(downset die pad), 제2 다이 패드(23)는 업셋 다이 패드(upset die pad)라고도 한다.
하향 굴곡부(33)와 상향 굴곡부(37)의 크기는 제1 다이 패드(21)의 상부면(칩 부착면)과 제2 다이 패드(23)의 하부면(칩 부착면)이 동일한 수직 공간에 배치되도록 설정하는 것이 바람직하다. 예컨대, 굴곡부(33, 37)의 크기는 동일한 것이바람직하며, 리드 프레임 두께의 절반(½)인 것이 더 바람직하다. 굴곡부(33, 37)의 크기가 리드 프레임 두께의 ½이 되면, 반도체 칩을 포함한 구조를 패키지 몸체(50)의 중앙에 배치할 수 있다. 이것은 전면 접착 반도체 칩과 후면 접착 반도체 칩을 모두 사용하는 실시예의 경우, 적층 패키지의 두께 감소를 최적화할 수 있다는 장점이 있다. 또한, 패키지 몸체(50)를 형성하는 주입 성형 공정에서 높은 압력의 성형 수지에 의한 불량(예컨대, 칩 어긋남, 본딩 와이어 스위핑 등)을 줄일 수 있다.
본 발명에서 다운셋 다이 패드(21)와 업셋 다이 패드(23)는 서로 다른 높이(수직 위치)에 배치됨과 동시에 수평 공간에 대해서도 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 배치되어 있다. 따라서, 각각의 다이 패드(21, 23)에 부착되는 복수의 반도체 칩이 상기 이격부에서 서로 겹치도록 배치함으로써 다이 패드의 두께가 최종 적층 패키지 두께에 영향을 미치지 않도록 할 수 있다. 두께가 0.1㎜인 2개의 반도체 칩(30, 40)을 사용하고, 두께가 0.125㎜인 리드 프레임을 사용할 경우, 와이어 루프 0.10 ~ 0.13㎜를 감안하면 적층 패키지의 전체 두께를 0.55 ~ 0.70㎜로 유지할 수 있다.
본 발명에서 적층되는 복수의 반도체 칩은 기능이 동일한 반도체 칩일 수도 있고, 별개의 반도체 칩[예컨대, SRAM(Static Random Access Memory)과 플래시 메모리(flash memory)]일 수도 있다. 동일한 기능의 반도체 칩을 사용할 경우, 후면 접착 반도체 칩은 전면 접착 반도체 칩의 대칭칩(mirror chip)이다.
리드 프레임(20)은 구리 합금 또는 철계 합금으로 이루어지며, 리드 프레임을 구성하는 다이 패드(21, 23)와 리드(25, 27)의 두께는 모두 동일하다. 본딩 와이어(60)가 본딩되는 리드 영역에 Ag, Au, Pd 등의 금속 도금을 실시하여 본딩성을 향상시킬 수 있다.
본 발명의 제1 실시예에 따르면 제1 다이 패드(21)와 제2 다이 패드(23)는 도 2에 나타낸 것처럼, 반도체 칩(30, 40)의 측면을 따라 일자형으로 구성되며 서로 평행하게 배치되어 있고, 이러한 제1 다이 패드(21) 둘레에 배치된 복수의 리드부와 제2 다이 패드(23) 둘레에 배치된 복수의 리드부는 서로 대칭으로 배치되어 있다. 이러한 리드 프레임 구조는 패키지를 예컨대, TSOP (Thin Small Outline Package) 유형으로 구현하는 데에 사용될 수 있다.
한편, 도 4에 도시한 것처럼, 제1 다이 패드(21a)와 제2 다이 패드(23a)를 기역자 형태로 구성하고, 복수의 리드부를 각각의 다이 패드(21a, 23a) 둘레에 배치함으로써, 리드가 반도체 칩의 4개의 면에 모두 배열되도록 할 수 있다. 이 실시예는 예컨대, QFP (Quad Flat Package) 유형의 적층 패키지를 구현하는 데에 적합하다.
도 3a 내지 도 3f는 본 발명에 따른 적층 패키지의 제조 공정을 나타낸다.
도 3a를 참조하면, 다운셋 다이 패드(21)와 업셋 다이 패드(23) 및 내부 리드(25) 패턴을 갖는 리드 프레임을 준비한다. 도 3b에 도시한 것처럼, 다운셋 다이 패드(21)에 부착될 상부 반도체 칩(30)의 밑면에 필름형 접착제(82)를 붙이고 다운셋 다이 패드(21)에 반도체 칩(30)을 부착한다.
도 3c에서, 하부 반도체 칩(40)의 밑면에 필름형 접착제(84)를 붙이고, 하부반도체 칩(40)의 활성면이 아래로 향하도록 한 상태에서 업셋 다이 패드(23)에 부착한다. 상부 반도체 칩(30)과 하부 반도체 칩(40)을 본딩 와이어(60)에 의해 내부 리드(25)에 전기적으로 연결한다 (도 3d). 이때, 상부 반도체 칩(30)과 하부 반도체 칩(40)은 접착제(82, 84)에 의해 일부 접촉된다. 도 3e에서, 반도체 칩(30, 40)과 내부 리드(25)를 예컨대, 에폭시 몰딩 수지(50; EMC, Epoxy Molding Compound)로 봉지하여 패키지 몸체를 형성한다.
마지막으로, 도 3f에 도시한 것처럼, 패키지 몸체(50) 밖으로 돌출된 외부 리드(27)를 적절한 형태, 예컨대 갈매기 날개(gullwing) 형태로 절곡한다.
도 5는 본 발명의 다른 실시예에 따른 초박형 적층 패키지의 단면도이다.
이 실시예에서는, 리드(90)가 패키지 몸체(50)의 밑면(52)을 통해 외부로 노출된 구조를 가진다. 이러한 구조는 반도체 칩(30, 40)이 고주파 예컨대, 2 ~ 8㎓로 동작하는 경우 자체 인덕턴스(self inductance)에 의한 잡음의 영향을 줄이는 데에 유리하다. 즉, 패키지 몸체 밑면(52)을 통해 노출된 리드부(90)가 외부 전기 접속 단자 역할을 하기 때문에, 별도의 외부 리드를 사용하는 것 보다는 신호 전달 길이(반도체 칩에서 외부 전기 접속 단자까지의 길이)가 짧이지므로 고주파 특성이 개선된다.
리드는 본딩 와이어가 실제로 본딩되는 본딩부(92)와 리드 본체부(90)를 포함하는데, 본딩부(92)의 두께는 리드 본체부(90) 두께의 ½인 것이 바람직하다. 본딩부(92)와 본체부(90)의 두게를 다르게 하면, 패키지 몸체(50)를 형성하는 수지 성형 공정에서 주입되는 몰딩 수지가 본딩부(92) 아래쪽을 채워 리드부를 고정시키므로, 몰딩 수지와 리드 프레임 사이의 접착력이 좋아진다.
이 실시예에서 상부 반도체 칩(30)이 부착되는 제1 다이 패드(21a)는 제1층 상향 굴곡부를 갖는 제1 타이바와 연결되어 있고, 하부 반도체 칩(40)이 부착되는 제2 다이 패드(23a)는 제2층 상향 굴곡부를 갖는 제2 타이바와 연결되어 있다. 도 1 및 도 2에 나타낸 실시예와 마찬가지로, 제1 다이 패드(21a)와 제2 다이 패드(23a)는 서로 다른 수직 공간을 차지함과 동시에 수평 공간에 대해서도 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상부 반도체 칩(30)과 하부 반도체 칩(40)이 상기 이격부에서 일부 겹친 상태로 배치된다. 제1 다이 패드(21a)와 제2 다이 패드(23a)는 리드부(90)보다 더 위쪽에 배치되며, 제1층 굴곡부의 크기는 제2층 굴곡부의 크기보다 더 작다. 상기 굴곡부의 크기는 제1 다이 패드(21a)의 상부면(칩 부착면)과 제2 다이 패드(23a)의 하부면(칩 부착면)이 동일한 높이에 배치되도록 설정하는 것이 바람직하다.
한편, 도 5의 실시예에서 리드부의 구조를 변형시켜 구현하는 것도 가능한데, 도 6은 본 발명의 또 다른 실시예에 따른 초박형 적층 패키지의 단면도이다.
이 실시예에서, 내부 리드는 본딩 와이어가 실제로 본딩되는 본딩부(98), 굴곡부(97) 및 리드 본체부(95)를 포함한다. 굴곡부(97)는 본딩부(98)가 내부 리드 본체부(95)보다 위쪽으로 올라가도록 상향 굴곡되어 있다. 리드 본체부(95)는 패키지 몸체(50)의 밑면(52)을 통해 외부로 누출되어 있으므로, 고주파 특성이 우수하며 굴곡부(97)의 크기는 리드부와 몰딩 수지의 결합력을 높여준다. 굴곡부(97)의 크기는 적층 패키지의 전체 두게 및 와이어 스위핑을 고려하여 적절하게 조절할 수있다.
도 7은 본 발명의 또 다른 실시예에 따른 초박형 적층 패키지의 단면도이고, 도 8은 상기 실시예에 따른 패키지 소자에 사용되는 리드 프레임의 구조를 보여주는 평면도이다.
이 실시예에 따른 리드 프레임(200)은 별도의 다이 패드를 사용하지 않고 반도체 칩(30, 40)이 리드에 직접 부착되는 구조로서, LOC (Lead On Chip)과 COL (Chip On Lead)가 복합된 구조이다.
리드 프레임(200)의 내부 리드(210)는 상부 반도체 칩(30)이 부착되는 제1 리드부(210a)와 하부 반도체 칩(40)이 부착되는 제2 리드부(210b)를 포함한다. 제1 리드부(210a)는 하향 굴곡부(215a)를 포함하고, 제2 리드부(210b)는 상향 굴곡부(215b)를 포함한다. 반도체 칩(30, 40)은 제1 리드부(210a)와 제2 리드부(210b)에 필름형 접착제(280)를 통해 부착된다. 반도체 칩(30, 40)의 전극 패드(32, 42)와 리드(210)는 본디 와이어(260)에 의해 전기적으로 연결된다. 리드 프레임(200)의 사이드 레일(270)에서 돌출된 타이바(230)는 패키지 몸체(250)를 형성하는 몰딩 수지에 의해 밀봉된다. 내부 리드(210)와 일체형으로 연결된 외부 리드(220)는 패키지 몸체(250) 밖으로 돌출되어 외부 소자(예컨대, 인쇄 회로 기판)에 접속 실장되기에 적합한 형태로 절곡된다.
본 발명에 따른 초박형 적층 반도체 칩 패키지는 여러 패키지 형태로 구현될 수 있는데, 예컨대, 도 9에 도시한 것처럼 패키지의 짧은 면을 따라 외부 리드가 돌출된 TSOP (Thin Small Outline package) 형태(JEDEC type 1)로 구현하거나, 도10에 도시한 것처럼 외부 리드가 패키지의 긴 면을 통해 돌출되도록 한 TSOP(JEDEC type 2)로 구현하거나, 도 11에 나타낸 바와 같이, PLCC (Plastic Leaded Chip Carrier) 형태, 또는 도 12에 나타낸 바와 같이 PQFP (Plastic Quad FlatPack) 형태로 구현할 수도 있다.
지금까지 칩 적층형 패키지를 중심으로 본 발명의 실시예에 대해 설명하였지만, 도 13과 도 14에 도시한 것과 같이 칩 적층형 패키지 여러 개를 다시 적층함으로써 패키지 소자의 실장 밀도를 높일 수 있다.
예를 들어서, 도 13에서 보는 것처럼, 상부 적층 패키지(10a)의 외부 리드(27a)를 하부 적층 패키지(10b)의 외부 리드(27b)보다 더 길게 돌출되도록 한 다음, 상하부 적층 패키지(10a, 10b)를 하나의 회로 기판(160)의 본딩 랜드(165; bonding land)에 본딩한다. 또는, 도 14에 도시한 것처럼, 하부 적층 패키지(10d)의 패키지 몸체 위쪽 둘레에 홈을 형성하여 패키지의 내부 리드를 외부로 노출되도록 한 다음, 상부 적층 패키지(10c)의 J자 모양의 구부러진 외부 리드(27c)가 하부 적층 패키지(10d)의 노출 리드부에 접촉되도록 하여 상하부 적층 패키지(10c, 10d)를 전기적으로 연결되도록 하는 것도 가능하다. 이렇게 적층된 패키지는 하부 패키지(10d)의 외부 리드(27d)를 인쇄 회로 기판(160)의 본딩 랜드(165)에 본딩함으로써 기판에 실장된다.
본 발명에 따르면 복수의 반도체 칩을 적층하면서도 전체 패키지의 두께를 줄일 수 있다. 또한, 리드 프레임을 구성하는 다이 패드의 수직 위치만을 변경함으로써 초박형 적층 패키지를 구현하기 때문에, 기존의 플라스틱 패키지 조립 공정에 사용되는 장비를 그대로 활용할 수 있다.

Claims (24)

  1. 리드 프레임으로서,
    제1 반도체 칩이 부착되는 제1 다이 패드와,
    상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와,
    제2 반도체 칩이 부착되는 제2 다이 패드와,
    상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와,
    상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며,
    상기 제1 타이바는 하향 굴곡부를 포함하고, 제2 타이바는 상향 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있는 것을 특징으로 하는 리드 프레임.
  2. 제1항에서, 상기 하향 굴곡부의 굴곡 크기와 상향 굴곡부의 굴곡 크기는 상기 제1 다이 패드의 칩 부착면과 제2 다이 패드의 칩 부착면이 동일한 높이에 배치되도록 설정되는 것을 특징으로 하는 리드 프레임.
  3. 제1항 또는 제2항에서, 상기 굴곡부의 크기는 리드 프레임 두께의 ½인 것을 특징으로 하는 리드 프레임.
  4. 제1항 또는 제2항에서, 상기 복수의 리드는 제1 리드부와 제2 리드부를 포함하며, 제1 리드부는 상기 제1 다이 패드 둘레에 배치되고 제2 리드부는 제2 다이 패드 둘레에 배치되며 상기 제1 리드부와 제2 리드부는 대칭으로 배치되어 있는 것을 특징으로 하는 리드 프레임.
  5. 제1항 또는 제2항에서, 상기 제1 다이 패드와 제2 다이 패드는 일자형이며 서로 평행하게 배치되어 있는 것을 특징으로 하는 리드 프레임.
  6. 제1항 또는 제2항에서, 상기 제1 다이 패드와 제2 다이 패드는 기역(ㄱ)자 형상이며 서로 대칭으로 배치되어 있는 것을 특징으로 하는 리드 프레임.
  7. 리드 프레임으로서,
    제1 반도체 칩이 부착되는 제1 다이 패드와,
    상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와,
    제2 반도체 칩이 부착되는 제2 다이 패드와,
    상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와,
    상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며,
    상기 제1 타이바는 제1층 상향 굴곡부를 포함하고, 제2 타이바는 제2층 상향 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있고,
    상기 복수의 리드는 상기 제1 다이 패드보다 더 아래쪽에 배치되는 것을 특징으로 하는 리드 프레임.
  8. 제7항에서, 상기 복수의 리드 각각은 본딩 와이어가 본딩되는 본딩부와 리드 본체부를 포함하며, 상기 본딩부는 리드 본체부보다 두께가 더 얇고, 상기 본딩부와 리드 본체부는 동일한 높이의 상부면을 가지고 상기 본딩부는 상기 다이 패드 쪽에 더 가깝게 배치되어 있는 것을 특징으로 하는 리드 프레임.
  9. 제7항에서, 상기 복수의 리드 각각은 리드의 끝부분이 올라오도록 상향 굴곡부를 포함하는 것을 특징으로 하는 리드 프레임.
  10. 제8항 또는 제9항에서, 제1층 상향 굴곡부와 제2층 상향 굴곡부의 크기는 상기 제1 다이 패드의 칩 부착면과 제2 다이 패드의 칩 부착면이 동일한 높이에 배치되도록 설정되는 것을 특징으로 하는 리드 프레임.
  11. 리드 프레임으로서,
    제1 반도체 칩이 그 활성면이 위쪽을 향하도록 상향 부착되며 상기 제1 반도체 칩과 전기적으로 연결되는 제1 복수의 리드부와,
    제2 반도체 칩이 그 활성면이 아래쪽을 향하도록 하향 부착되며 상기 제2 반도체 칩과 전기적으로 연결되는 제2 복수의 리드부와,
    상기 제1 복수의 리드부 각각은 하향 굴곡부를 포함하고, 제2 복수의 리드부 각각은 상향 굴곡부를 포함하며, 상기 제1 복수의 리드부와 제2 복수의 리드부는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 리부와 제2 리드부가 배치되어 있는 것을 특징으로 하는 리드 프레임.
  12. 제11항에서, 상기 하향 굴곡부의 크기와 상향 굴곡부의 크기는 상기 제1 리드부의 칩 부착면과 제2 리드부의 칩 부착면이 동일한 높이에 배치되도록 설정되는 것을 특징으로 하는 리드 프레임.
  13. 복수의 반도체 칩이 적층되며 상기 반도체 칩을 기계적으로 보호하고 외부와 전기적 연결 통로를 제공하는 적층 반도체 칩 패키지로서, 리드 프레임과 패키지몸체를 포함하며,
    상기 리드 프레임은,
    제1 반도체 칩이 부착되는 제1 다이 패드와,
    상기 제1 다이 패드와 기계적으로 연결되어 제1 다이 패드를 고정시키는 제1 타이바와,
    제2 반도체 칩이 부착되는 제2 다이 패드와,
    상기 제2 다이 패드와 기계적으로 연결되어 제2 다이 패드를 고정시키는 제2 타이바와,
    상기 제1 다이 패드와 제2 다이 패드 둘레에 배치되며 상기 제1 반도체 칩, 제2 반도체 칩과 전기적으로 연결되는 복수의 리드를 포함하며,
    상기 제1 타이바는 제1 굴곡부를 포함하고, 제2 타이바는 제2 굴곡부를 포함하며, 상기 제1 다이 패드와 제2 다이 패드는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 다이 패드와 제2 다이 패드가 배치되어 있으며,
    상기 복수의 리드와 반도체 칩을 전기적으로 연결하는 본딩 와이어와,
    상기 패키지 몸체는 반도체 칩을 보호하는 몰딩 수지로 이루어진 것을 특징으로 하는 적층 반도체 칩 패키지.
  14. 제13항에서, 상기 제1 굴곡부의 굴곡 크기와 제2 굴곡부의 굴곡 크기는 상기 제1 다이 패드의 칩 부착면과 제2 다이 패드의 칩 부착면이 동일한 높이에 배치되도록 설정되는 것을 특징으로 하는 적층 반도체 칩 패키지.
  15. 제14항에서, 상기 굴곡부의 크기는 리드 프레임 두께의 ½인 것을 특징으로 하는 적층 반도체 칩 패키지.
  16. 제13항에서, 상기 제1 굴곡부는 하향 굴곡부이고 상기 제2 굴곡부는 상향 굴곡부인 것을 특징으로 하는 적층 반도체 칩 패키지.
  17. 제13항에서, 상기 제1 굴곡부는 제1층 상향 굴곡부이고 상기 제2 굴곡부는 제2층 상향 굴곡부인 것을 특징으로 하는 적층 반도체 칩 패키지.
  18. 제17항에서, 상기 복수의 리드는 상기 제1층 상향 굴곡부를 포함하는 타이바와 연결된 제1 다이 패드보다 더 아래쪽에 배치되며, 상기 패키지 몸체 밖으로 노출되어 있는 것을 특징으로 하는 적층 반도체 칩 패키지.
  19. 제18항에서, 상기 복수의 리드 각각은 본딩 와이어가 본딩되는 본딩부와 리드 본체부를 포함하며, 상기 본딩부는 리드 본체부보다 두께가 더 얇고, 상기 본딩부와 리드 본체부는 동일한 높이의 상부면을 가지고 상기 본딩부는 상기 다이 패드 쪽에 더 가깝게 배치되어 있는 것을 특징으로 하는 적층 반도체 칩 패키지.
  20. 제18항에서, 상기 복수의 리드 각각은 리드의 끝부분이 올라오도록 상향 굴곡부를 포함하는 것을 특징으로 하는 적층 반도체 칩 패키지.
  21. 제13항에서, 상기 제1 다이 패드와 제2 다이 패드는 기역(ㄱ)자 형상이며 서로 대칭으로 배치되어 있는 것을 특징으로 하는 적층 반도체 칩 패키지.
  22. 복수의 반도체 칩이 적층되며 상기 반도체 칩을 기계적으로 보호하고 외부와 전기적 연결 통로를 제공하는 적층 반도체 칩 패키지로서, 리드 프레임과 패키지 몸체를 포함하며,
    상기 리드 프레임은,
    제1 반도체 칩이 그 활성면이 위쪽을 향하도록 상향 부착되며 상기 제1 반도체 칩과 전기적으로 연결되는 제1 복수의 리드부와,
    제2 반도체 칩이 그 활성면이 아래쪽을 향하도록 하향 부착되며 상기 제2 반도체 칩과 전기적으로 연결되는 제2 복수의 리드부와,
    상기 제1 복수의 리드부 각각은 하향 굴곡부를 포함하고, 제2 복수의 리드부 각각은 상향 굴곡부를 포함하며, 상기 제1 복수의 리드부와 제2 복수의 리드부는 서로 중첩되지 않도록 이격부를 사이에 두고 떨어져 있어서 상기 제1 반도체 칩과 제2 반도체 칩이 상기 이격부에서 서로 겹치도록 상기 제1 리부와 제2 리드부가 배치되어 있으며,
    상기 복수의 리드와 반도체 칩을 전기적으로 연결하는 본딩 와이어와,
    상기 패키지 몸체는 반도체 칩을 보호하는 몰딩 수지로 이루어진 것을 특징으로 하는 적층 반도체 칩 패키지.
  23. 제22항에 있어서, 상기 하향 굴곡부와 상향 굴곡부의 크기는 상기 제1 리드부의 칩 부착면과 제2 리드부의 칩 부착면이 동일한 높이에 배치되도록 설정되는 것을 특징으로 하는 적층 반도체 칩 패키지.
  24. 제13항 또는 제22항에서, 상기 복수의 리드 각각은 패키지 몸체에 의해 밀봉되지 않는 외부 리드를 포함하며, 상기 외부 리드는 패키지가 TSOP, PLCC 또는 PQFP 형태로 구현되도록 돌출 절곡되어 있는 것을 특징으로 하는 적층 반도체 칩 패키지.
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