KR100357197B1 - method for forming plug semiconductor device - Google Patents
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Abstract
본 발명은 소자의 특성을 향상함과 동시에 공정 마진을 확보하는데 적당한 반도체 소자의 플러그 형성방법에 관한 것으로서, 셀 영역과 주변 영역으로 정의된 반도체 기판상에 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 질화막 및 제 1 산화막을 차례로 형성하는 단계와, 상기 제 1 산화막을 에치백하여 상기 게이트 전극의 양측면에 제 1 산화막 측벽을 형성하는 단계와, 상기 반도체 기판의 주변 영역상에 제 1 HDP 산화막을 형성하는 단계와, 상기 제 1 HDP 산화막을 마스크로 이용하여 셀 영역의 제 1 산화막 측벽을 선택적으로 제거하는 단계와, 상기 셀 영역의 게이트 전극 양측면에 제 2 산화막 측벽 및 질화막 측벽을 형성하는 단계와, 상기 셀 영역의 게이트 전극 사이의 반도체 기판상에 폴리 실리콘 플러그를 형성하는 단계와, 상기 셀 영역의 일부 폴리 실리콘 플러그가 노출되도록 반도체 기판상에 제 3 산화막을 형성하는 단계와, 상기 제 3 산화막을 마스크로 이용하여 노출된 폴리 실리콘 플러그를 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 제 2 HDP 산화막을 형성하는 단계와, 상기 게이트 캡 절연막을 앤드 포인트로 제 2 HDP 산화막 및 제 3 산화막을 선택적으로 폴리싱하여 평탄화하는 단계를 포함하여 형성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a plug of a semiconductor device suitable for improving process characteristics and securing process margins. The present invention relates to forming a plurality of gate electrodes and gate cap insulating films on a semiconductor substrate defined by a cell region and a peripheral region. Forming a nitride film and a first oxide film on a front surface of the semiconductor substrate, etching back the first oxide film to form first oxide sidewalls on both sides of the gate electrode, and surrounding the semiconductor substrate. Forming a first HDP oxide layer on the region, selectively removing the first oxide sidewall of the cell region using the first HDP oxide layer as a mask, and second oxide sidewalls on both sides of the gate electrode of the cell region. And forming a nitride film sidewall, and forming a polysilicon film on a semiconductor substrate between the gate electrode of the cell region. Forming it, forming a third oxide film on the semiconductor substrate so that some polysilicon plugs of the cell region are exposed, and selectively removing the exposed polysilicon plug using the third oxide film as a mask And forming a second HDP oxide film on the entire surface of the semiconductor substrate, and selectively polishing and planarizing the second HDP oxide film and the third oxide film by using the gate cap insulating film as an end point. do.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 안정된 소자 특성을 확보하는데 적당한 반도체 소자의 플러그(plug) 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a plug of a semiconductor device suitable for securing stable device characteristics.
DRAM 및 로직(Logic) 소자에서 폴리 실리콘을 이용하여 폴리 실리콘 플러그(plug)를 형성하는데, 최근 디자인 룰(design rule)이 감소함에 따라 에치백(etch back) 공정을 이용하는 대신 CMP(Chemical Mechanical Polishing) 공정을 사용하여 폴리 실리콘 플러그를 형성하고 있다.Polysilicon plugs are used to form polysilicon plugs in DRAMs and logic devices.Chemical Mechanical Polishing (CMP) instead of using an etch back process as recent design rules have decreased. The process is used to form polysilicon plugs.
상기와 같은 CMP 공정을 이용하여 폴리 실리콘 플러그를 형성하는 방법에는 두 가지가 있다.There are two methods for forming a polysilicon plug using the CMP process as described above.
즉, 콘택 식각후 CMP 공정을 이용하여 플러그를 형성하는 방법과 폴리 실리콘을 증착하여 CMP 공정을 진행한 후 폴리 실리콘을 식각하여 라인 폴리 플러그를 형성하는 방법이 있다.In other words, there is a method of forming a plug using a CMP process after contact etching and a method of forming a line poly plug by etching polysilicon after performing a CMP process by depositing polysilicon.
후자의 라인 폴리 플러그를 형성하는 CMP 공정 기술에는 워드라인 패턴상에 후속 공정을 진행한 다음 폴리 실리콘을 증착한 후 바로 CMP 공정을 진행하여 플러그를 형성하는 방법이 있고, 이 공정에서 발생하는 하부 구조(게이트 패턴)의 밀도차에 따른 플러그 높이 차이를 최소화하기 위해서 폴리 실리콘 형성 후, 식각 공정을 이용하여 하부 패턴 밀도가 높은 지역의 폴리 실리콘의 일부를 제거한 다음 CMP 공정을 진행하여 플러그를 형성하는 방법이 있다.The CMP process technology for forming the latter line poly plug includes a method of forming a plug by performing a subsequent process on a word line pattern and then depositing polysilicon and then performing a CMP process immediately. After forming polysilicon to minimize the difference in plug height due to the difference in density of gate patterns, a part of polysilicon in a region having a high lower pattern density is removed using an etching process and then a plug is formed by performing a CMP process. There is this.
한편, 후자의 방법은 전자의 방법을 개선시킨 것으로 패턴 밀도 효과를 최소화하여 하부 패턴 밀도에 따른 플러그 높이 차이를 최소화할 수 있다.On the other hand, the latter method is to improve the former method to minimize the effect of the pattern density to minimize the plug height difference according to the lower pattern density.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 셀 플러그 형성방법을설명하면 다음과 같다.Hereinafter, a cell plug forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1j는 종래의 반도체 소자의 셀 플러그 형성방법을 나타낸 공정단면도이다.1A to 1J are cross-sectional views illustrating a method of forming a cell plug of a conventional semiconductor device.
도 1a에 도시한 바와 같이, 셀 영역과 주변 영역으로 정의된 반도체 기판(11)에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.As shown in FIG. 1A, a device isolation film 12 having a shallow trench isolation (STI) structure is formed in a semiconductor substrate 11 defined as a cell region and a peripheral region.
이어, 상기 반도체 기판(11)상에 게이트 절연막(13)을 개재하여 일정한 간격을 갖는 복수개의 게이트 전극(14)을 형성한다.Subsequently, a plurality of gate electrodes 14 having a predetermined interval are formed on the semiconductor substrate 11 through the gate insulating layer 13.
한편, 상기 게이트 전극(14)은 폴리 실리콘막과 텅스텐 실리사이드막이 적층되어 형성되고, 상기 게이트 전극(14)의 상부에는 게이트 캡 절연막(15)이 형성되어 있다.The gate electrode 14 is formed by stacking a polysilicon layer and a tungsten silicide layer, and a gate cap insulating layer 15 is formed on the gate electrode 14.
그리고 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 질화막(16)과 HLD 산화막(17)을 차례로 형성한다.The nitride film 16 and the HLD oxide film 17 are sequentially formed on the entire surface of the semiconductor substrate 11 including the gate electrode 14.
도 1b에 도시한 바와 같이, 상기 HLD 산화막(17)상에 제 1 감광막(18)을 도포한 후, 노광 및 현상공정으로 셀 영역이 오픈되도록 상기 제 1 감광막(18)을 패터닝한다.As shown in FIG. 1B, after the first photosensitive film 18 is coated on the HLD oxide film 17, the first photosensitive film 18 is patterned to open the cell region by an exposure and development process.
이어, 상기 패터닝된 제 1 감광막(18)을 마스크로 이용하여 셀 영역에 형성된 HLD 산화막(17)과 질화막(16)을 에치백하여 게이트 전극(14) 및 게이트 캡 절연막(15)의 양측면에 제 1 절연막 측벽(19)을 형성한다.Subsequently, the HLD oxide layer 17 and the nitride layer 16 formed in the cell region are etched back using the patterned first photoresist layer 18 as a mask, and the first and second photoresist layers 18 are formed on both sides of the gate electrode 14 and the gate cap insulating layer 15. 1 The insulating film side wall 19 is formed.
도 1c에 도시한 바와 같이, 상기 제 1 감광막(18)을 제거하고, 상기 반도체기판(11)의 전면에 폴리 실리콘막(20)을 증착한다.As shown in FIG. 1C, the first photosensitive film 18 is removed and a polysilicon film 20 is deposited on the entire surface of the semiconductor substrate 11.
이어, 상기 폴리 실리콘막(20)상에 제 2 감광막(21)을 도포한 후, 노광 및 현상공정으로 셀 영역이 오픈되도록 상기 제 2 감광막(21)을 패터닝한다.Subsequently, after the second photoresist film 21 is coated on the polysilicon film 20, the second photoresist film 21 is patterned to open the cell region by an exposure and development process.
그리고 상기 패터닝된 제 2 감광막(21)을 마스크로 이용하여 CMP 공정을 통해 셀 영역의 폴리 실리콘막(20)을 선택적으로 폴리싱하여 평탄화시킨다.The polysilicon layer 20 in the cell region is selectively polished and planarized by using the patterned second photoresist layer 21 as a mask through a CMP process.
여기서 상기 마스크로 사용된 제 1 감광막(18)과 제 2 감광막(21)의 경계 변동에 따라 CMP 식각량에 변동이 온다.Herein, the CMP etching amount is changed according to the boundary variation between the first photoresist layer 18 and the second photoresist layer 21 used as the mask.
한편, 상기 주변 영역에 제 2 감광막(21)을 형성한 후에 셀 영역만을 평탄화하는 이유는 주변 영역과 셀 영역간에 단차가 크기 때문이다.On the other hand, the reason for planarizing only the cell region after forming the second photoresist film 21 in the peripheral region is that the step is large between the peripheral region and the cell region.
도 1d에 도시한 바와 같이, 상기 제 2 감광막(21)을 제거하고, 상기 게이트 캡 절연막(15)을 에칭 앤드 포인트(etching and point)로 하여 셀 영역 및 주변 영역에 형성된 폴리 실리콘막(20) 및 주변 영역에 형성된 HLD 산화막(17)과 질화막(16)에 CMP 공정을 통해 평탄화하여 게이트 전극(14) 사이의 반도체 기판(11)상에 폴리 실리콘 플러그(20a)를 형성한다.As shown in FIG. 1D, the polysilicon film 20 formed in the cell region and the peripheral region by removing the second photoresist layer 21 and using the gate cap insulating layer 15 as an etching and point. And the polysilicon plug 20a is formed on the semiconductor substrate 11 between the gate electrodes 14 by planarizing the HLD oxide film 17 and the nitride film 16 formed in the peripheral region through a CMP process.
여기서 CMP 공정시 게이트 패턴 의존성에 따른 매트(Mat) 끝단에 언더(Under) CMP 및 소자 격리막 패턴에서의 오버(over) CMP가 진행된다.In the CMP process, an under CMP and an over CMP in the device isolation pattern are performed at the end of the mat according to the gate pattern dependency.
도 1e에 도시한 바와 같이, 상기 폴리 실리콘 플러그(20a)를 포함한 반도체 기판(11)의 전면에 제 1 산화막(22)을 형성하고, 상기 제 1 산화막(22)상에 제 3 감광막(23)을 도포한 후, 노광 및 현상공정으로 제 3 감광막(23)을 패터닝한다.As shown in FIG. 1E, the first oxide film 22 is formed on the entire surface of the semiconductor substrate 11 including the polysilicon plug 20a, and the third photosensitive film 23 is formed on the first oxide film 22. After the coating, the third photosensitive film 23 is patterned by exposure and development.
여기서 상기 제 3 감광막(23)이 제거된 부분은 이후 페리/코어(peri/core)부가 형성될 영역이다.The portion where the third photoresist layer 23 is removed is a region where a peri / core portion is to be formed later.
이어, 상기 패터닝된 제 3 감광막(23)을 마스크로 이용하여 제 1 산화막(22)을 선택적으로 제거하여 페리/코어(peri/core) 영역의 폴리 실리콘 플러그(20a)를 노출시킨다.Subsequently, the first oxide layer 22 is selectively removed using the patterned third photoresist layer 23 as a mask to expose the polysilicon plug 20a in the peri / core region.
도 1f에 도시한 바와 같이, 상기 제 3 감광막(23)을 제거하고, 상기 제 1 산화막(22)을 마스크로 이용하여 노출된 폴리 실리콘 플러그(20a)를 선택적으로 제거한다.As shown in FIG. 1F, the third photosensitive film 23 is removed, and the exposed polysilicon plug 20a is selectively removed using the first oxide film 22 as a mask.
도 1g에 도시한 바와 같이, 상기 제 1 산화막(22)을 포함한 반도체 기판(21)의 전면에 제 2 산화막(24)을 형성한다.As shown in FIG. 1G, the second oxide film 24 is formed on the entire surface of the semiconductor substrate 21 including the first oxide film 22.
도 1에 도시한 바와 같이, 상기 제 2 산화막(24)의 전면에 에치백 공정을 실시하여 주변 영역의 게이트 전극(14) 양측면에 제 2 산화막 측벽(24a) 및 제 2 절연막 측벽(25)을 형성한다.As shown in FIG. 1, an etch back process is performed on the entire surface of the second oxide film 24 to form the second oxide film sidewall 24a and the second insulating film sidewall 25 on both sides of the gate electrode 14 in the peripheral region. Form.
여기서 상기 게이트 캡 절연막(15)의 두께가 제 1 절연막 측벽(19)의 두께 이하로 남아있을 경우 오버 에치에 의해 그 하부 게이트 전극(14)을 이루는 텅스텐 실리사이드막이 노출될 수 있다.When the thickness of the gate cap insulating layer 15 remains below the thickness of the first insulating layer sidewall 19, the tungsten silicide layer constituting the lower gate electrode 14 may be exposed by over etching.
도 1i에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 3 산화막(26)을 형성하고, 상기 제 3 산화막(26)상에 제 4 감광막(27)을 도포한 후, 노광 및 현상공정으로 셀 영역이 오픈되도록 제 4 감광막(27)을 패터닝한다.As shown in FIG. 1I, after the third oxide film 26 is formed on the entire surface of the semiconductor substrate 11, the fourth photosensitive film 27 is coated on the third oxide film 26, and then exposed and developed. In the process, the fourth photoresist layer 27 is patterned to open the cell region.
이어, 상기 패터닝된 제 4 감광막(27)을 마스크로 이용하여 셀 영역의 제 3 산화막(26)에 CMP 공정을 실시하여 평탄화한다.Next, the patterned fourth photoresist layer 27 is used as a mask to planarize the third oxide layer 26 in the cell region by performing a CMP process.
도 1j에 도시한 바와 같이, 상기 제 4 감광막(27)을 제거하고, 셀 영역 및 주변 영역에 형성된 제 3 산화막(26)에 CMP 공정을 실시하여 표면을 평탄화한다.As shown in FIG. 1J, the fourth photoresist layer 27 is removed, and a CMP process is performed on the third oxide layer 26 formed in the cell region and the peripheral region to planarize the surface.
그러나 상기와 같은 종래의 반도체 소자의 플러그 형성방법에 있어서 다음과 같은 문제점이 있었다.However, the plug forming method of the conventional semiconductor device as described above has the following problems.
첫째, 소자의 특성에 영향을 미치는 페리/코어(peri/core)부의 측벽 형성을 셀 플러그를 형성한 후에 진행함으로서 측벽의 두께를 제어하기가 어렵다.First, it is difficult to control the thickness of the sidewall by proceeding after forming the cell plug to form the sidewall of the peri / core portion which affects the characteristics of the device.
둘째, CMP 공정시 기판내의 불균일 및 패턴 의존성에 따른 게이트 및 게이트 캡 절연막 손실 및 페리/코어부의 플러그 제거시 게이트 캡 절연막의 손실량이 많아 게이트가 노출되어 소자 특성 불량 및 후속 공정 진행시 금속 오염에 따른 데미지(damage)를 유발한다.Second, gate and gate cap insulation loss due to non-uniformity and pattern dependence in the substrate during CMP process and gate cap insulation loss due to the removal of the plug of the ferry / core part. Causes damage.
셋째, 3회의 셀 오픈 포토 마스크 적용/식각으로 마스크간 오버레이에 따른 CMP 공정시 제어가 어렵다(마스크 경계부에서의 CMP후 슬러리 남음 및 폴리싱 타겟 제어가 어렵다).Third, it is difficult to control during the CMP process according to the overlay between the masks by applying / etching three cell open photo masks (the remaining slurry after CMP at the mask boundary and the control of the polishing target are difficult).
넷째, 2회의 CMP 공정 및 포토 마스크의 4스텝 사용으로 공정 TAT(Turn Around Time) 및 원가가 높아진다.Fourth, the process around the TAT (Turn Around Time) and cost is increased by using two steps of the CMP process and four steps of the photo mask.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 게이트 캡 절연막 손실에 의한 게이트 노출 방지하여 소자의 특성을 향상함과 동시에 공정 마진을 확보하여 안정된 소자를 얻도록 한 반도체 소자의 플러그 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. Formation of a plug of a semiconductor device to prevent the gate exposure due to the loss of the gate cap insulating film improves the characteristics of the device and at the same time secures a process margin to obtain a stable device. The purpose is to provide a method.
도 1a 내지 도 1j는 종래의 반도체 소자의 플러그 형성방법을 나타낸 공정단면도1A to 1J are cross-sectional views illustrating a method of forming a plug of a conventional semiconductor device.
도 2a 내지 도 2k는 본 발명에 의한 반도체 소자의 플러그 형성방법을 나타낸 공정단면도2A to 2K are cross-sectional views illustrating a method of forming a plug of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 소자 격리막31 semiconductor substrate 32 device isolation film
33 : 게이트 절연막 34 : 게이트 전극33 gate insulating film 34 gate electrode
35 : 게이트 캡 절연막 36 : 질화막35 gate cap insulating film 36 nitride film
37 : 제 1 HLD 산화막 38 : 제 1 HDP 산화막37: first HLD oxide film 38: first HDP oxide film
39 : 제 1 감광막 40 : 제 1 HLD 산화막39: first photosensitive film 40: first HLD oxide film
41 : 폴리 실리콘막 42 : 산화막41 polysilicon film 42 oxide film
43 : 제 2 감광막 44 : 제 2 HDP 산화막43: second photosensitive film 44: second HDP oxide film
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 플러그 형성방법은 셀 영역과 주변 영역으로 정의된 반도체 기판상에 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 질화막 및 제 1 산화막을 차례로 형성하는 단계와, 상기 제 1 산화막을 에치백하여 상기 게이트 전극의 양측면에 제 1 산화막 측벽을 형성하는 단계와, 상기 반도체 기판의 주변 영역상에 제 1 HDP 산화막을 형성하는 단계와, 상기 제 1 HDP 산화막을 마스크로 이용하여 셀 영역의 제 1 산화막 측벽을 선택적으로 제거하는 단계와, 상기 셀 영역의 게이트 전극 양측면에 제 2 산화막 측벽 및 질화막 측벽을 형성하는 단계와, 상기 셀 영역의 게이트 전극 사이의 반도체 기판상에 폴리 실리콘 플러그를 형성하는 단계와, 상기 셀 영역의 일부 폴리 실리콘 플러그가 노출되도록 반도체 기판상에 제 3 산화막을 형성하는 단계와, 상기 제 3 산화막을 마스크로 이용하여 노출된 폴리 실리콘 플러그를 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 제 2 HDP 산화막을 형성하는 단계와, 상기 게이트 캡 절연막을 앤드 포인트로 제 2 HDP 산화막 및 제 3 산화막을 선택적으로 폴리싱하여 평탄화하는 단계를 포함하여 형성함을 특징으로 한다.The method of forming a plug of a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a plurality of gate electrodes and gate cap insulating films on a semiconductor substrate defined by a cell region and a peripheral region, and a front surface of the semiconductor substrate. Forming a nitride film and a first oxide film in order, etching back the first oxide film to form first oxide sidewalls on both sides of the gate electrode, and forming a first HDP oxide film on a peripheral region of the semiconductor substrate. Selectively removing sidewalls of the first oxide layer in the cell region using the first HDP oxide layer as a mask, forming sidewalls of the second oxide layer and nitride sidewalls on both sides of the gate electrode of the cell region; Forming a polysilicon plug on a semiconductor substrate between the gate electrode of the cell region, and Forming a third oxide film on the semiconductor substrate to expose some polysilicon plugs, selectively removing the exposed polysilicon plug using the third oxide film as a mask, and forming a second oxide film on the front surface of the semiconductor substrate Forming an HDP oxide film, and selectively polishing and planarizing the second HDP oxide film and the third oxide film by using the gate cap insulating film as an end point.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 플러그 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a plug of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2k는 본 발명에 의한 반도체 소자의 플러그 형성방법을 나타낸 공정단면도이다.2A to 2K are cross-sectional views illustrating a method of forming a plug of a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 셀 영역과 주변 영역으로 정의된 반도체 기판(31)에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(32)을 형성한다.As shown in FIG. 2A, a device isolation film 32 having a shallow trench isolation (STI) structure is formed in a semiconductor substrate 31 defined by a cell region and a peripheral region.
이어, 상기 반도체 기판(31)상에 게이트 절연막(33)을 개재하여 일정한 간격을 갖는 복수개의 게이트 전극(34) 및 게이트 캡 절연막(35)을 형성한다.Subsequently, a plurality of gate electrodes 34 and a gate cap insulating layer 35 having a predetermined interval are formed on the semiconductor substrate 31 via the gate insulating layer 33.
한편, 상기 게이트 전극(34)은 폴리 실리콘막과 텅스텐 실리사이드막이 적층되어 형성된다.Meanwhile, the gate electrode 34 is formed by stacking a polysilicon film and a tungsten silicide film.
그리고 상기 게이트 전극(34)을 포함한 반도체 기판(31)의 전면에 질화막(36)과 제 1 HLD 산화막(37)을 차례로 형성한다.The nitride film 36 and the first HLD oxide film 37 are sequentially formed on the entire surface of the semiconductor substrate 31 including the gate electrode 34.
도 2b에 도시한 바와 같이, 상기 제 1 HLD 산화막(37)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(34) 양측면의 질화막(36)에 제 1 HLD 산화막 측벽(37a)을 형성한다.As shown in FIG. 2B, an etch back process is performed on the entire surface of the first HLD oxide layer 37 to form first HLD oxide sidewalls 37a on the nitride layer 36 on both sides of the gate electrode 34.
이어, 상기 제 1 HLD 산화막 측벽(37a)을 마스크로 이용하여 반도체 기판에 불순물 이온을 주입하여 불순물 영역(도시되지 않음)을 형성한다.Subsequently, impurity ions are implanted into the semiconductor substrate using the first HLD oxide sidewall 37a as a mask to form an impurity region (not shown).
도 2c에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 제 1 HDP(High Density Plasma) 산화막(38)을 형성하고, 상기 제 1 HDP 산화막(38)상에 제 1 감광막(39)을 도포한다.As shown in FIG. 2C, a first HDP (High Density Plasma) oxide film 38 is formed on the entire surface of the semiconductor substrate 31, and a first photosensitive film 39 is formed on the first HDP oxide film 38. Apply.
이어, 노광 및 현상 공정으로 제 1 감광막(39)을 패터닝하여 셀 영역을 오픈한다.Subsequently, the first photoresist film 39 is patterned by exposure and development to open the cell region.
그리고 상기 패터닝된 제 1 감광막(39)을 마스크로 이용하여 셀 영역의 제 1HDP 산화막(38) 및 제 1 HLD 산화막 측벽(37a)을 습식 식각으로 제거한다.The first HDP oxide layer 38 and the first HLD oxide sidewall 37a of the cell region are removed by wet etching using the patterned first photoresist layer 39 as a mask.
도 2d에 도시한 바와 같이, 상기 제 1 감광막(39)을 제거하고, 상기 제 1 HDP 산화막(38)을 포함한 반도체 기판(31)의 전면에 제 2 HLD 산화막(40)을 형성한다.As shown in FIG. 2D, the first photosensitive film 39 is removed and a second HLD oxide film 40 is formed on the entire surface of the semiconductor substrate 31 including the first HDP oxide film 38.
도 2e에 도시한 바와 같이, 상기 제 2 HLD 산화막(40)의 전면에 에치백 공정을 실시하여 셀 영역의 게이트 전극(34) 양측면에 제 2 HLD 산화막 측벽(40a)을 형성한다.As shown in FIG. 2E, an etch back process is performed on the entire surface of the second HLD oxide film 40 to form second HLD oxide sidewalls 40a on both sides of the gate electrode 34 of the cell region.
여기서 상기 제 2 HLD 산화막(40)과 제 1 HDP 산화막(38)간의 식각 선택비가 다름으로 별도의 마스크 공정없이 에치백 공정을 실시할 수 있고, 이후 이온 주입에서도 별도의 마스크가 필요 없다.Here, the etching selectivity between the second HLD oxide layer 40 and the first HDP oxide layer 38 is different, so that an etch back process may be performed without a separate mask process, and thereafter, a separate mask is not required even in ion implantation.
도 2f에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 폴리 실리콘막(41)을 증착한다.As shown in FIG. 2F, a polysilicon film 41 is deposited on the entire surface of the semiconductor substrate 31.
한편, 셀 플러그가 갭-필을 위해 폴리 실리콘막(41)의 증착 두께는 최소화(스페이스 CD가 0.1㎛일 때 약 1500Å)한다.On the other hand, for the cell plug to gap-fill, the deposition thickness of the polysilicon film 41 is minimized (about 1500 ms when the space CD is 0.1 mu m).
도 2g에 도시한 바와 같이, 상기 게이트 캡 절연막(35)을 에칭 앤드 포인트로 하여 셀 영역 및 주변 영역에 형성된 폴리 실리콘막(41)과 주변 영역에 형성된 HDP 산화막(38)에 에치백 공정을 통해 셀 영역의 게이트 전극(34) 사이의 반도체 기판(31)상에 폴리 실리콘 플러그(41a)를 형성한다.As shown in FIG. 2G, the gate cap insulating layer 35 is used as an etching end point to etch back the polysilicon film 41 formed in the cell region and the peripheral region and the HDP oxide film 38 formed in the peripheral region. The polysilicon plug 41a is formed on the semiconductor substrate 31 between the gate electrodes 34 in the cell region.
도 2h에 도시한 바와 같이, 상기 폴리 실리콘 플러그(41a)를 포함한 반도체 기판(31)의 전면에 산화막(42)을 형성하고, 상기 산화막(42)상에 제 2 감광막(43)을 도포한 후, 노광 및 현상공정으로 제 2 감광막(43)을 패터닝한다.As shown in FIG. 2H, after the oxide film 42 is formed on the entire surface of the semiconductor substrate 31 including the polysilicon plug 41a, the second photosensitive film 43 is coated on the oxide film 42. The second photosensitive film 43 is patterned by exposure and development.
이어, 상기 패터닝된 제 2 감광막(43)을 마스크로 이용하여 산화막(42)을 선택적으로 제거하여 폴리 실리콘 플러그(41a)를 제거할 부분을 노출시킨다.Next, the oxide layer 42 is selectively removed using the patterned second photoresist layer 43 as a mask to expose a portion from which the polysilicon plug 41a is to be removed.
도 2i에 도시한 바와 같이, 상기 제 2 감광막(43)을 제거하고, 상기 산화막(42)을 마스크로 이용하여 노출된 폴리 실리콘 플러그(41a)를 선택적으로 제거한다.As shown in FIG. 2I, the second photosensitive film 43 is removed, and the exposed polysilicon plug 41a is selectively removed using the oxide film 42 as a mask.
도 2j에 도시한 바와 같이, 상기 산화막(42)을 포함한 반도체 기판(31)의 전면에 제 2 HDP 산화막(44)을 형성한다.As shown in FIG. 2J, a second HDP oxide film 44 is formed on the entire surface of the semiconductor substrate 31 including the oxide film 42.
도 2k에 도시한 바와 같이, 상기 게이트 캡 절연막(35)을 에칭 앤드 포인트로 하여 상기 제 2 HDP 산화막(44) 및 산화막(42)에 CMP 공정을 실시하여 표면을 평탄화한다.As shown in FIG. 2K, the surface of the second HDP oxide film 44 and the oxide film 42 is subjected to a CMP process using the gate cap insulating film 35 as an etching end point.
여기서 상기 제 2 HDP 산화막(44) 형성시 셀 영역과 주변 영역간에 단차가 없으로 별도의 셀 영역을 오픈시키기 위한 포토 공정 및 에치백 공정을 생략하고 CMP공정을 실시할 수 있다.In this case, when forming the second HDP oxide layer 44, there is no step between the cell region and the peripheral region, and thus the CMP process may be performed without the photo process and the etch back process for opening a separate cell region.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 플러그 형성방법은 다음과 같은 효과가 있다.As described above, the method for forming a plug of a semiconductor device according to the present invention has the following effects.
첫째, 소자의 특성에 영향을 미치는 페리/코어(peri/core)부의 측벽 형성을 셀 플러그를 형성하기 전에 형성함으로서 측벽의 두께를 제어하기가 용이하다.First, it is easy to control the thickness of the sidewall by forming the sidewall formation before the cell plug forming the peri / core portion affecting the characteristics of the device.
둘째, 셀부와 주변부의 단차를 최소화함으로서 CMP를 위한 셀 오픈 포토 및식각 공정을 생략할 수 있어 공정 TAT 및 단가를 줄일 수 있다.Second, the cell open photo and etching process for CMP can be omitted by minimizing the step difference between the cell part and the peripheral part, thereby reducing the process TAT and unit cost.
셋째, 주변부의 평탄화를 통한 셀 영역의 측벽을 형성한 후 이온주입시 별도의 포토 마스크 없이 이온주입을 할 수 있다.Third, after forming the sidewalls of the cell region through planarization of the peripheral portion, ion implantation may be performed without an additional photo mask during ion implantation.
넷째, 셀 플러그 오픈 포토 공정시 얼라인 키이 오픈을 위한 별도의 포토 마스크 없이 셀 오픈 습식식각시 얼라인 키 습식식각을 동시에 진행함으로서 마스크 및 식각 스텝을 줄일 수 있다.Fourth, the mask and the etching step can be reduced by simultaneously performing the alignment key wet etching during the cell open wet etching without a separate photo mask for the alignment key opening during the cell plug open photo process.
다섯째, 기판상에 질화막을 남긴 상태로 이온 주입공정을 적용함에 따라 안정적인 소자 특성을 확보할 수 있다.Fifth, as the ion implantation process is applied while the nitride film is left on the substrate, stable device characteristics can be secured.
여섯째, 측벽 형성시 산화막만을 에치백하고 기판상의 질화막을 잔류시킴으로서 기판의 손실을 방지할 수 있다.Sixth, loss of the substrate can be prevented by etching back only the oxide film and leaving the nitride film on the substrate during sidewall formation.
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