KR100356805B1 - Method of manufacturing smeicofnuctor device - Google Patents

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Abstract

본 발명은 텅스텐 폴리사이드(W-polycide) 구조를 갖는 게이트 라인과 비트 라인 사이의 콘택 저항을 줄이기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은 게이트 라인과 비트 라인을 도핑된 폴리실리콘막(doped poly-Si)과 텅스텐 실리사이드막(WSix)의 적층막으로 이루어지는 텅스텐 폴리사이드 구조로 형성하되, 상기 게이트 라인은 상기 비트 라인과의 콘택 저항 감소와 게이트 특성 개선을 위해, 텅스텐 실리사이드막(WSix)의 증착 후, 상기 텅스텐 실리사이드막 (WSix) 상에 인-시튜(in-situ)로 실리콘 질화막(SiNx)을 증착하는 것을 특징으로 한다.The present invention discloses a method of manufacturing a semiconductor device for reducing contact resistance between a gate line and a bit line having a tungsten polyside (W-polycide) structure. According to the disclosed method, the gate line and the bit line are formed in a tungsten polyside structure including a laminated film of a doped poly-Si layer and a tungsten silicide layer (WSix), wherein the gate line is the bit line. In order to reduce contact resistance and improve gate characteristics, silicon nitride film SiNx is deposited in-situ on the tungsten silicide film WSix after deposition of tungsten silicide film WSix. It is done.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SMEICOFNUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SMEICOFNUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 텅스텐 폴리사이드 구조를 갖는 게이트 라인과 비트 라인 사이의 콘택 저항을 줄이기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for reducing contact resistance between a gate line and a bit line having a tungsten polyside structure.

주지된 바와 같이, 게이트 라인과 비트 라인의 재료로서는 폴리실리콘이 이용되어져 왔다. 그러나, 상기 폴리실리콘 재질의 게이트 라인 및 비트 라인은 고집적 및 고속 소자에서 요구되는 미세 선폭에서의 낮은 저항 값을 구현하는데 한계가 있기 때문에, 그 사용이 제안되고 있으며, 최근에 들어서는, 텅스텐 폴리사이드(W-polycide)가 신호 처리 속도의 개선을 위해 상기 폴리실리콘을 대신해서 게이트 라인 및 비트 라인의 재료로서 이용되고 있다.As is well known, polysilicon has been used as the material of the gate line and the bit line. However, since the polysilicon gate lines and bit lines have limitations in implementing low resistance values at the fine line widths required in high-density and high-speed devices, their use has been proposed, and recently, tungsten polysides ( W-polycide) is used as a material for gate lines and bit lines in place of the polysilicon for improving signal processing speed.

이러한 텅스텐 폴리사이드는 도핑된 폴리실리콘(doped poly-Si)막과, 텅스텐 실리사이드(WSix)막이 적층된 구조로서, 폴리실리콘의 단일막에 비해 미세 선폭에서의 저저항을 구현할 수 있다.The tungsten polyside is a structure in which a doped poly-Si layer and a tungsten silicide (WSix) layer are stacked, and thus, a low resistance at a fine line width can be realized compared to a single layer of polysilicon.

한편, 게이트 라인과 비트 라인은 셀 영역에서는 서로 전기적으로 분리되지만, 캐패시터로의 신호 전달을 위해, 주변 회로 영역에서는 서로 콘택된다.On the other hand, the gate line and the bit line are electrically separated from each other in the cell region, but are contacted with each other in the peripheral circuit region for signal transmission to the capacitor.

도 1은 종래 기술에 따라 텅스텐 폴리사이드 구조를 갖는 게이트 라인과 비트 라인이 주변 회로 영역에서 서로 콘택된 상태를 도시한 단면도이다.1 is a cross-sectional view illustrating a gate line and a bit line having a tungsten polyside structure in contact with each other in a peripheral circuit area according to the related art.

도시된 바와 같이, 반도체 기판(1) 상에 도핑된 폴리실리콘막(2a)과 텅스텐 실라시이드막(2b)의 적층 구조로 이루어진 텅스텐 폴리사이드 구조의 게이트 라인(2)이 일방향으로 연장하도록 형성되어 있으며, 층간절연막(3)이 상기 게이트 라인(2)를 덮도록 반도체 기판(1)의 전체 상에 증착되어 있고, 도핑된 폴리실리콘막(12a)과 텅스텐 실라시이드막(12b)의 적층 구조로 이루어진 텅스텐 폴리사이드 구조의 비트 라인(12)이 상기 층간절연막(3) 상에 상기 게이트 라인(2)과 직교하는 방향으로 연장하도록 배치되면서, 상기 층간절연막(3)에 구비된 콘택홀(4)을 통해 상기 게이트 라인(2)과 콘택하도록 형성되어 있다.As shown in the drawing, the gate line 2 of the tungsten polyside structure formed of a laminated structure of the doped polysilicon film 2a and the tungsten silicide film 2b on the semiconductor substrate 1 is formed to extend in one direction. The interlayer insulating film 3 is deposited on the entire semiconductor substrate 1 so as to cover the gate line 2, and the doped polysilicon film 12a and the tungsten silicide film 12b are stacked. The bit line 12 of the tungsten polyside structure having a structure is disposed to extend in a direction orthogonal to the gate line 2 on the interlayer insulating film 3, It is formed to contact the gate line 2 through 4).

그러나, 텅스텐 폴리사이드 구조를 갖는 게이트 라인과 비트 라인이 콘택되면, 다음과 같은 이유들에 근거하여 그들간의 콘택 저항이 증가하게 된다.However, when the gate line and the bit line having the tungsten polyside structure are contacted, the contact resistance therebetween increases due to the following reasons.

첫째, 텅스텐 폴리사이드 구조의 게이트 라인과 비트 라인이 콘택될 경우, 상기 게이트 라인의 텅스텐 실리사이드막과 상기 비트 라인의 도핑된 폴리실리콘막이 접촉하게 되는데, 이때, 도 2에 도시된 바와 같이, 텅스텐 실리사이드막의 일함수(work function : ΦWSix)와 폴리실리콘막의 일함수(Φpoly-Si)간의 차이로 인하여, 그들간에 대략 0.65eV 정도의 다소 큰 값을 나타내는 장벽 높이(barrier height)가 발생된다. 이에 따라, 텅스텐 실리사이드(WSix)막 내에서의 전자 이동시에 터널링 전류(tunneling current)가 감소되며, 그래서, 게이트 라인과 비트 라인 간의 콘택 저항이 증가하게 된다.First, when the gate line and the bit line of the tungsten polyside structure are contacted, the tungsten silicide layer of the gate line and the doped polysilicon layer of the bit line come into contact with each other. As shown in FIG. 2, tungsten silicide Due to the difference between the work function (Φ WSix ) of the film and the work function (Φ poly-Si ) of the polysilicon film, a barrier height is generated between them, which represents a rather large value of about 0.65 eV. Accordingly, the tunneling current during the electron movement in the tungsten silicide (WSix) film is reduced, so that the contact resistance between the gate line and the bit line is increased.

도 2에서, Ec는 컨덕션 밴드 에너지(conduction band energy), Ev는 밸런스 밴드 에너지(valence band energy), Ef는 페르미 에너지(Fermi energy), Evac는 배큠 에너지 레벨(vaccum energy level)을 각각 나타낸다.In FIG. 2, Ec denotes a conduction band energy, Ev denotes a balance band energy, Ef denotes a Fermi energy, and Evac denotes a vaccum energy level.

둘째, 플라즈마 식각 공정을 이용해서 게이트 라인과의 콘택을 위한 비트 라인 콘택을 형성할 경우, 게이트 라인의 텅스텐 실리사이드(WSix)은 필연적으로 플라즈마에 노출되는데, 이때, 텅스텐(W)과 실리콘(Si) 사이의 스퍼터 수율(sputter yield) 차이에 기인해서 상기 텅스텐 실리사이드(WSix)의 표면이 거칠어지며, 아울러, 플라즈마 식각 가스와의 반응성 차이로 인하여 상기 텅스텐 실리사이드(WSix)막의 표면에 비정질의 텅스텐 산화막(WO3) 및 텅스텐 카바이드(WC) 등의 화합물이 형성됨으로써, 게이트 라인과 비트 라인간의 콘택 저항이 증가하게 된다.Second, when forming a bit line contact for contact with the gate line by using a plasma etching process, tungsten silicide (WSix) of the gate line is inevitably exposed to the plasma, at this time, tungsten (W) and silicon (Si) Due to the difference in the sputter yield between the surface of the tungsten silicide (WSix) becomes rough, and due to the difference in reactivity with the plasma etching gas, the amorphous tungsten silicide (WSix) film on the surface of the amorphous tungsten oxide film (WO) 3 ) and a compound such as tungsten carbide (WC) is formed, thereby increasing the contact resistance between the gate line and the bit line.

특히, 상기 텅스텐 산화막(WO3) 및 텅스텐 카바이드(WC) 등과 같은 절연막이 게이트 라인과 비트 라인 사이의 콘택 계면에 형성되면, 상기 절연막이 전자 채널링(electron channeling)시의 장벽으로서 작용하기 때문에, 터널링 전류는 급격하게 감소되며, 반면, 콘택 저항은 증가하게 된다.In particular, when an insulating film such as the tungsten oxide film WO 3 and tungsten carbide WC is formed at the contact interface between the gate line and the bit line, the insulating film acts as a barrier during electron channeling, and thus tunneling is performed. The current is drastically reduced, while the contact resistance is increased.

여기서, 절연층이 생성되는 원인은 하기의 표 1에 나타낸 바와 같이, △H(반응생성열)값이 음의 큰 값을 나타내어 생성 반응이 활발하게 진행되기 때문이다.The reason why the insulating layer is formed is because, as shown in Table 1 below, the ΔH (reaction heat generation) value exhibits a large negative value and the production reaction proceeds actively.

(표 1)Table 1

화 합 물Compound △H(KJ/mole)△ H (KJ / mole) 생 성 순 서Creation order WC, SiCWC, SiC + ∼ - 20.5+--20.5 ↓ 화살표 방향으로우선 생성됨↓ First direction in the direction of the arrow SiO2 SiO 2 + ∼ - 17+ ∼-17 WNxWNx - 12.612.6 W2NW 2 N - 72-72 WO2 WO 2 - 533-533 WO3 WO 3 - 843-843

결론적으로, 종래의 방법에 따라 텅스텐 폴리사이드 구조의 게이트 라인과 비트 라인을 콘택시키게 되면, 그들간의 콘택 저항의 증가로 인해, 신호 지연 현상이 발생되며, 그래서, 고속 동작이 이루어지지 못하게 된다.In conclusion, when the gate line and the bit line of the tungsten polyside structure are contacted according to the conventional method, a signal delay phenomenon occurs due to an increase in the contact resistance therebetween, so that high-speed operation cannot be achieved.

한편, 텅스텐 폴리사이드 구조로 게이트 라인을 형성할 경우, 텅스텐 실리사이드(WSix)막 상에 실리콘 질화막 재질의 반사방지막을 형성하는 것이 일반적인데, 예를들어, 상기 반사방지막을 형성하지 않으면, 상기 텅스텐 실리사이드(WSix)막의 고반사도 광 특성으로 인하여 포토 공정에서 레지스트 패턴의 폭을 안정적으로 확보할 수 없으며, 또한, 불안정한 포토 공정의 결과가 후속의 식각 공정에도 영향을 미쳐 게이트 라인의 선폭 제어를 불안정하게 만듦으로써, 결국, GOI(Gate Oxide Integrity) 특성 및 문턱전압 특성과 같은 게이트 특성의 열화가 초래되는 문제점이 있다.On the other hand, when forming a gate line with a tungsten polyside structure, it is common to form an anti-reflection film made of silicon nitride film on the tungsten silicide (WSix) film, for example, if the anti-reflection film is not formed, the tungsten silicide Due to the high reflectance optical properties of the (WSix) film, the width of the resist pattern cannot be secured stably in the photo process, and the result of the unstable photo process also affects the subsequent etching process, making the line width control of the gate line unstable. As a result, there is a problem that deterioration of gate characteristics such as gate oxide integrity (GOI) characteristics and threshold voltage characteristics is caused.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트 라인과 비트 라인간의 접촉 저항의 증가를 방지하면서, 게이트 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing a decrease in gate characteristics while preventing an increase in contact resistance between a gate line and a bit line. have.

도 1은 종래 기술에 따라 텅스텐 폴리사이드 구조를 갖는 게이트 라인과 비트 라인이 콘택된 상태를 보여주는 단면도.1 is a cross-sectional view illustrating a state in which a gate line and a bit line having a tungsten polyside structure are contacted according to the related art.

도 2는 텅스텐 실리사이드막과 폴리실리콘막의 접촉 계면에서의 일함수를 설명하기 위한 도면.2 is a view for explaining a work function at a contact interface between a tungsten silicide film and a polysilicon film.

도 3은 본 발명에 따라 텅스텐 폴리사이드 구조를 갖는 게이트 라인과 비트 라인이 콘택된 상태를 보여주는 단면도.3 is a cross-sectional view showing a state in which a gate line and a bit line having a tungsten polyside structure are contacted according to the present invention.

도 4는 실리콘 질화막과 폴리실리콘의 접촉 계면에서의 일함수를 설명하기 위한 도면.4 is a diagram for explaining a work function at a contact interface between a silicon nitride film and polysilicon.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 반도체 기판 22,42 : 도핑된 폴리실리콘막21 semiconductor substrate 22,42 doped polysilicon film

23,43 : 텅스텐 실리사이드막 24 : 실리콘 질화막23,43 tungsten silicide film 24 silicon nitride film

30 : 게이트 31 : 층간절연막30 gate 31 interlayer insulating film

32 : 콘택홀 50 : 비트 라인32: contact hole 50: bit line

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 게이트 라인과 비트 라인을 도핑된 폴리실리콘막(doped poly-Si)과 텅스텐 실리사이드막(WSix)의 적층막으로 이루어지는 텅스텐 폴리사이드(W-polycide) 구조로 형성하는 반도체 소자의 제조방법에 있어서, 상기 게이트 라인은 상기 비트 라인과의 콘택 저항 감소와 게이트 특성 개선을 위해, 텅스텐 실리사이드막(WSix)의 증착 후, 상기 텅스텐 실리사이드막(WSix) 상에 인-시튜(in-situ)로 실리콘 질화막(SiNx)을 증착하는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object, a tungsten polyside consisting of a laminated film of a doped poly-Si (doped poly-Si) and a tungsten silicide film (WSix) doped the gate line and the bit line In the method of manufacturing a semiconductor device having a (W-polycide) structure, the gate line after the deposition of a tungsten silicide layer (WSix), in order to reduce the contact resistance and the gate characteristics with the bit line, the tungsten silicide layer Silicon nitride film (SiNx) is deposited in-situ on (WSix).

본 발명에 따르면, 게이트 라인의 텅스텐 실리사이드(WSix)막 상에 실리콘 질화(SiNx)막을 형성시킴으로써, 게이트 라인과 비트 라인간의 콘택 저항을 감소시킬 수 있으며, 아울러, 게이트 특성 저하를 방지할 수 있다.According to the present invention, by forming a silicon nitride (SiNx) film on the tungsten silicide (WSix) film of the gate line, it is possible to reduce the contact resistance between the gate line and the bit line, and to prevent the deterioration of the gate characteristics.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따라 형성된 게이트 라인과 비트 라인이 콘택된 상태를 도시한 단면도이다. 도시된 바와 같이, 게이트 라인(30)과 비트 라인(50)은 도핑된 폴리실리콘막(22, 42))과 텅스텐 실리사이드막(23, 43)의 적층 구조로 이루어진 텅스텐 폴리사이드 구조이며, 층간절연막(31)에 구비된 콘택홀(32), 즉, 비트라인 콘택을 통해 서로 콘택되어져 있다. 특히, 상기 게이트 라인(30)은 텅스텐 실리사이드막(23) 상에 실리콘 질화(SiNx)막(24)이 더 형성된 구조를 갖는다.3 is a cross-sectional view illustrating a state in which a gate line and a bit line formed in accordance with an embodiment of the present invention are in contact. As shown, the gate line 30 and the bit line 50 have a tungsten polyside structure composed of a stacked structure of doped polysilicon films 22 and 42 and tungsten silicide films 23 and 43, and an interlayer insulating film. The contact holes 32 provided at 31 are contacted with each other via bit line contacts. In particular, the gate line 30 has a structure in which a silicon nitride (SiNx) film 24 is further formed on the tungsten silicide layer 23.

여기서, 상기 게이트 라인(30) 및 비트 라인(50)의 도핑된 폴리실리콘막(22, 42)은 500∼700℃에서 SiH4를 반응 기체로 이용하는 CVD법으로 증착하며, 아울러, 도펀트로서는 PH3가스를 이용하고, SiH4와 PH3의 혼합비는 1.1:1.5 ∼ 1.5:1.8 정도로 조절한다.Here, the doped polysilicon films 22 and 42 of the gate line 30 and the bit line 50 are deposited by CVD using SiH 4 as a reaction gas at 500 to 700 ° C, and as a dopant, PH 3 Using a gas, the mixing ratio of SiH 4 and PH 3 is adjusted to about 1.1: 1.5 to 1.5: 1.8.

또한, 게이트 라인(30)용 텅스텐 실리사이드막(23)은 550∼600℃에서 SiH2Cl2와 WF6를 반응시켜 증착하며, 이때, 그 증착시에는 SiH2Cl2와 WF6의 혼합비를 각각 8∼10:1.5∼2 내지 9∼11:0.8∼1.2 정도로 조절하여 실리콘의 조성비가2.3∼2.5 정도인 텅스텐 실리사이드[WSix(x=2.3∼2.5)]막이 형성되도록 하며, 그 증착 후에는 동일 챔버 내에서 SiH4와 N2의 혼합비를 3∼6:7∼10 내지 2∼5:7∼9로 조절한 상태로 RF 방전에 의한 Si+/N+PECVD 공정을 통해 그 상부에 실리콘 질화막(SiNx : 24)이 증착되도록 한다.Further, the tungsten silicide film 23 for the gate line 30 is deposited by reacting SiH 2 Cl 2 and WF 6 at 550 to 600 ° C., and at this time, a mixture ratio of SiH 2 Cl 2 and WF 6 is respectively deposited. 8 to 10: 1.5 to 2 to 9 to 11: 0.8 to 1.2, so that a tungsten silicide [WSix (x = 2.3 to 2.5)] film having a composition ratio of silicon of about 2.3 to 2.5 is formed. SiN 4 and N 2 in the mixed ratio of 3 to 6: 7 to 10 to 2 to 5: 7 to 9 with a silicon nitride film (SiNx) on top of the Si + / N + PECVD process by RF discharge. 24) to be deposited.

즉, 본 발명은 상기 텅스텐 실리사이드막(23)의 증착 후, 상기 텅스텐 실리사이드막(23)을 증착하는 과정에서 챔버 내에 반응 기체로서 유입된 SiH4과 N2의 혼합 기체를 RF 방전에 의해 이온화시킨 후, 인-시튜(in-situ) PE-CVD 방식으로 상온에서 실리콘 질화막(24)을 연속해서 증착한다.That is, according to the present invention, after the deposition of the tungsten silicide layer 23, the mixed gas of SiH 4 and N 2 introduced as a reaction gas into the chamber during the deposition of the tungsten silicide layer 23 is ionized by RF discharge. Thereafter, the silicon nitride film 24 is continuously deposited at room temperature by an in-situ PE-CVD method.

이때, 상기 텅스텐 실리사이드막(23)과 실리콘 질화막(24)은 SiH2Cl2와 WF6및 N2와 SiH4의 혼합비와 증착 시간을 조절하여, 상기 텅스텐 실리사이드막(23)은 500∼1,000Å 두께로, 그리고, 상기 실리콘 질화막(24)은 100∼200Å 두께로 증착한다. 또한, 상기 실리콘 질화막(24)을 증착하기 위한 플라즈마의 형태는 이온화 효율 및 반응성 효율이 큰 13.56MHz의 파형을 갖는 고효율성 RF Si+/N+플라즈마를 이용한다.In this case, the tungsten silicide film 23 and the silicon nitride film 24 adjust the mixing ratio and deposition time of SiH 2 Cl 2 , WF 6 , N 2, and SiH 4 , and the tungsten silicide film 23 is 500 to 1,000 Å. Thickness, and the silicon nitride film 24 is deposited to a thickness of 100 to 200 mm 3. In addition, the form of the plasma for depositing the silicon nitride film 24 uses a high-efficiency RF Si + / N + plasma having a 13.56 MHz waveform with high ionization efficiency and reactivity efficiency.

한편, Si+/N+와 텅스텐 실리사이드막(23) 사이의 반응성을 촉진시키기 위해, PE-CVD 공정 전, 인-시튜 방식으로 아르곤(Ar) 플라즈마를 이용해서 상기 텅스텐 실리사이드막(23)의 표면을 활성화시킴이 바람직하며, 이때, 상기 아르곤 플라즈마시에는 플라즈마의 안정성을 확보하기 위해, 공정 압력과 유속을 각각 3∼8mTorr,10∼30sccm 정도로 함이 바람직하다. 또한, 상기 실리콘 질화막(24)의 형성 후에는 600∼900℃의 후속 열 공정을 통해 상기 실리콘 질화막(24)이 결정화되도록 함이 바람직하다.Meanwhile, in order to promote the reactivity between Si + / N + and the tungsten silicide film 23, the surface of the tungsten silicide film 23 using argon (Ar) plasma in an in-situ manner before the PE-CVD process. In this case, in order to ensure the stability of the plasma during the argon plasma, the process pressure and the flow rate are preferably set to about 3 to 8 mTorr and 10 to 30 sccm, respectively. In addition, after the silicon nitride film 24 is formed, the silicon nitride film 24 may be crystallized through a subsequent thermal process at 600 to 900 ° C.

상기 비트 라인에 있어서, 도핑된 폴리실리콘막(42)은 500∼700Å 두께를, 그리고, 텅스텐 실리사이드막(43)은 900∼1,300Å 두께를 갖도록 형성하며, 상기 텅스텐 실리사이드막(43)은 350∼400℃에서 반응 기체로서 MS(monosilane, SiH4)와 WF6를 이용하며, MS와 WF6의 혼합비는 90∼100:1∼4 정도로 조절한다.In the bit line, the doped polysilicon film 42 is formed to have a thickness of 500 to 700 GPa, the tungsten silicide film 43 is formed to have a thickness of 900 to 1,300 GPa, and the tungsten silicide film 43 is 350 to MS (monosilane, SiH 4 ) and WF 6 are used as the reaction gas at 400 ° C., and the mixing ratio of MS and WF 6 is adjusted to about 90-100: 1 to 4 degrees.

상기와 같이, 게이트 라인용 텅스텐 실리사이드막 상에 실리콘 질화막이 증착될 경우, 상기 실리콘 질화막이 일반적으로 반사방지막으로 이용되는 실리콘 질산화막(SiON)과 유사한 광학적 특성을 갖고 있는 것에 기인해서, 반사방지막의 생략에도 불구하고, 게이트 패터닝시에 안정적으로 게이트 선폭을 구현할 수 있게 된다. 따라서, GOI 특성 및 문턱전압 특성과 게이트 특성을 개선시킬 수 있으며, 그래서, 소자의 신호 처리 속도를 증가시킬 수 있게 된다.As described above, when the silicon nitride film is deposited on the tungsten silicide film for the gate line, the silicon nitride film has an optical characteristic similar to that of the silicon nitride oxide (SiON) generally used as an antireflection film. In spite of the omission, the gate line width can be stably realized at the time of gate patterning. Therefore, the GOI characteristic, the threshold voltage characteristic and the gate characteristic can be improved, so that the signal processing speed of the device can be increased.

또한, 실리콘 질화막이 텅스텐 실리사이드막 상에 증착되면, 게이트 라인과 비트 라인간의 콘택은 상기 실리콘 질화막과 도핑된 폴리실리콘막 사이에서 이루어지게 되며, 이때, 도 4에 도시된 바와 같이, 상기 실리콘 질화막의 일함수(ΦSiNx)는 텅스텐 실리사이드막(ΦWSix)의 일함수 보다 낮을 뿐만 아니라, 폴리실리콘막의 일함수(Φpoly-Si)와 유사하기 때문에, 상기 실리콘 질화막과 폴리실리콘막 사이에서의 전위 장벽 높이는 크지 않으며, 그래서, 텅스텐 실리사이드막(WSix)에서의 전자의 이동시에 터널링 전류가 증가되고, 반면, 콘택 저항은 감소하게 된다.In addition, when the silicon nitride film is deposited on the tungsten silicide film, a contact between the gate line and the bit line is made between the silicon nitride film and the doped polysilicon film, and as shown in FIG. 4, the silicon nitride film The work function Φ SiNx is not only lower than the work function of the tungsten silicide film Φ WSix , but also similar to the work function Φ poly-Si of the polysilicon film, so that the potential barrier between the silicon nitride film and the polysilicon film is The height is not large, so that the tunneling current increases when the electrons move in the tungsten silicide film WSix, while the contact resistance decreases.

게다가, 게이트 라인의 텅스텐 실리사이드막 상에 실리콘 질화막이 증착되면, 비트 라인 콘택 형성시, 상기 실리콘 질화막이 노출되기 때문에, 텅스텐 실리사이드막의 표면에서 WO3및 WC 등의 절연성 화합물 생성되는 것은 억제되며, 그래서, 상기 절연성 화합물에 기인하는 콘택 저하의 증가는 방지된다. 특히, 상기 실리콘 질화막은 텅스텐 실리사이드막과의 격자 상수 차이가 적고, 증착시 발생되는 응력의 차이도 적기 때문에, 응력 완화 현상(stress relaxation effect)으로 인해 막의 리프팅(lifting) 현상도 억제되며, 그래서, 실제의 소자 양산 공정에서의 적용이 매우 용이하다.In addition, when a silicon nitride film is deposited on the tungsten silicide film of the gate line, since the silicon nitride film is exposed during bit line contact formation, the formation of insulating compounds such as WO 3 and WC on the surface of the tungsten silicide film is suppressed, so Increasing contact drop caused by the insulating compound is prevented. In particular, since the silicon nitride film has a small difference in lattice constant from the tungsten silicide film and a small difference in stress generated during deposition, the lifting phenomenon of the film is also suppressed due to the stress relaxation effect. It is very easy to apply in the actual element production process.

이상에서와 같이, 본 발명은 도핑된 폴실리콘막과 텅스텐 실리사이드막의 적층막으로 이루어지는 텅스텐 폴리사이드 구조로 게이트 라인 및 비트 라인을 형성하되, 상기 게이트 라인의 경우에는 텅스텐 실리사이드막 상에 실리콘 질화막을 형성시킴으로써, 상기 실리콘 질화막에 의해 게이트 라인과 비트 라인간의 콘택 저항을 낮출 수 있으며, 그래서, 고속 동작에 매우 유리한 소자의 제조가 가능할 뿐만 아니라, 소자 구동시에 요구되는 동작 전압을 감소시킬 수 있게 되어 저소비 전력의 소자를 제조할 수 있다.As described above, the present invention forms a gate line and a bit line in a tungsten polyside structure composed of a laminated film of a doped polysilicon film and a tungsten silicide film, but in the case of the gate line, a silicon nitride film is formed on the tungsten silicide film. In this way, the contact resistance between the gate line and the bit line can be lowered by the silicon nitride film, so that the fabrication of a device which is very advantageous for high speed operation can be made, and the operating voltage required for driving the device can be reduced, thereby reducing the power consumption. The device of can be manufactured.

또한, 상기 실리콘 질화막을 반사방지막으로 이용함에 따라, 게이트의 선폭의 안정적인 제어가 가능하며, 그리고, 상기 실리콘 질화막의 형성을 통해 텅스텐 실리사이드막에서의 잔류 응력을 감소시킬 수 있게 되어, 상기 텅스텐 실리사이드막의 증착 공정에서 유입된 플루오르(F)의 확산도를 감소시킴으로써, GOI 특성 및 문턱전압 특성과 같은 게이트 특성을 향상시킬 수 있다.In addition, by using the silicon nitride film as an anti-reflection film, it is possible to stably control the line width of the gate, and to reduce the residual stress in the tungsten silicide film through the formation of the silicon nitride film, By reducing the diffusion of fluorine (F) introduced in the deposition process, gate characteristics such as GOI characteristics and threshold voltage characteristics can be improved.

게다가, 상기 실리콘 질화막의 형성을 통해, 게이트 라인과 비트 라인간의 접착 강도를 증대시킬 수 있기 때문에, 비트 라인의 결함을 방지할 수 있고, 그래서, 제조 수율을 향상시킬 수 있다.In addition, since the adhesion strength between the gate line and the bit line can be increased through the formation of the silicon nitride film, defects in the bit line can be prevented, so that the production yield can be improved.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (8)

게이트 라인과 비트 라인을 도핑된 폴리실리콘막(doped poly-Si)과 텅스텐 실리사이드막(WSix)의 적층막으로 이루어지는 텅스텐 폴리사이드(W-polycide) 구조로 형성하는 반도체 소자의 제조방법에 있어서,In the semiconductor device manufacturing method of forming a tungsten polyside (W-polycide) structure consisting of a laminated film of a doped poly-Si (doped poly-Si) and a tungsten silicide (WSix) structure, the gate line and the bit line 상기 게이트 라인은 상기 비트 라인과의 콘택 저항 감소와 게이트 특성 개선을 위해, 텅스텐 실리사이드막(WSix)의 증착 후, 상기 텅스텐 실리사이드막(WSix) 상에 인-시튜(in-situ)로 실리콘 질화막(SiNx)을 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.The gate line may be formed in-situ on the tungsten silicide layer WSix after deposition of the tungsten silicide layer WSix to reduce contact resistance with the bit line and improve gate characteristics. SiNx) method for manufacturing a semiconductor device, characterized in that for depositing. 제 1 항에 있어서, 상기 실리콘 질화막은The method of claim 1, wherein the silicon nitride film 텅스텐 실리사이드막의 증착과 인-시튜 방식의 PECVD 공정으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that the deposition of the tungsten silicide film and the in-situ PECVD process. 제 2 항에 있어서, 상기 실리콘 질화막의 증착은, 반응 기체로서 SiH4와 N2의 혼합비를 3∼6:7∼10 내지 2∼5:7∼9로 조절하여 상온에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 2, wherein the silicon nitride film is deposited at room temperature by adjusting the mixing ratio of SiH 4 and N 2 to 3 to 6: 7 to 10 to 2 to 5: 7 to 9 as a reaction gas. Method of manufacturing a semiconductor device. 제 2 항에 있어서, 상기 텅스텐 실리사이드막과 실리콘 질화막은 각각500∼1,000Å, 그리고, 100∼200Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 2, wherein the tungsten silicide film and the silicon nitride film are each deposited at a thickness of 500 to 1,000 GPa and 100 to 200 GPa. 제 2 항에 있어서, 상기 실리콘 질화막은, 이온화 효율 및 반응성 효율이 큰 13.56MHz의 파형을 갖는 고효율성 RF Si+/N+플라즈마를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 2, wherein the silicon nitride film is deposited using a high efficiency RF Si + / N + plasma having a 13.56 MHz waveform having high ionization efficiency and reactivity efficiency. 제 2 항에 있어서, 상기 실리콘 질화막의 증착 전, 아르곤(Ar) 플라즈마를 이용해서 텅스텐 실리사이드막의 표면을 활성화시키는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 2, wherein the surface of the tungsten silicide film is activated by argon (Ar) plasma before the deposition of the silicon nitride film. 제 6 항에 있어서, 상기 아르곤 플라즈마는,The method of claim 6, wherein the argon plasma, 공정 압력과 유속이 각각 3∼8mTorr, 10∼30sccm인 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A process for producing a semiconductor device, characterized in that the process pressure and flow rate are performed under conditions of 3 to 8 mTorr and 10 to 30 sccm, respectively. 제 2 항에 있어서, 상기 실리콘 질화막의 증착 후,The method of claim 2, wherein after deposition of the silicon nitride film, 결정화를 위해, 600∼900℃에서 열 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that for performing the crystallization, thermal processing at 600 ~ 900 ℃.
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