KR100351454B1 - Method for fabricating semiconductor device using Selective Epitaxial Growth of silicon process - Google Patents
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Abstract
SEG(Selective Epitaxial Growth of silicon) 공정의 변화없이 SEG 선택성을 향상시키고 결함의 발생을 줄일 수 있는 선택적 애피택셜 성장 공정을 이용한 반도체 장치의 제조방법이 개시되어 있다. 본 발명의 제조 방법은 반도체기판의 하부 구조 상에, 기판의 일부를 노출시키는 질화막 패턴을 형성하고, 질화막 패턴이 형성된 기판의 전면에 산화막을 형성한 후에, 산화막에 대해 전면식각을 실시하여 질화막 패턴 사이의 기판 표면을 노출시키고, 기판에 선택적 에피택셜 성장법을 실시하여 애피택셜 성장막을 형성한다.A method of manufacturing a semiconductor device using a selective epitaxial growth process capable of improving SEG selectivity and reducing defects without changing a selective epitaxial growth of silicon (SEG) process is disclosed. In the manufacturing method of the present invention, a nitride film pattern exposing a part of the substrate is formed on the lower structure of the semiconductor substrate, and an oxide film is formed on the entire surface of the substrate on which the nitride film pattern is formed. The substrate surface in between is exposed, and the epitaxial growth film is formed by performing a selective epitaxial growth method on the substrate.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 선택적 에피택셜 성장 공정을 이용한 반도체 장치의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a selective epitaxial growth process.
선택적 에피택셜 성장(Selective Epitaxial Growth of silicon : 이하 SEG라 함) 기술의 반도체 소자 제조공정의 이용 가능성은 셀 사이즈의 축소와 공정 단순화의 차원에서 높이 평가되고 있다. 특히, DRAM(Dynamic Random Access Memory)에서는 이미 십여년 전부터 SEG 소자분리 기술이 연구되어 오고 있다.The availability of the semiconductor device manufacturing process of Selective Epitaxial Growth of Silicon (hereinafter referred to as SEG) technology is highly appreciated in terms of cell size reduction and process simplification. In particular, SEG device isolation technology has been studied for more than a decade ago in dynamic random access memory (DRAM).
SEG 공정을 이용한 소자분리 방법은, 먼저 반도체기판 상에 소정 두께의 절연막을 증착한 다음, 활성영역의 절연막을 제거해내어 창(window)을 만든 다음, SEG막을 성장시킨다. 그러면, 절연막이 남아 있는 부분은 소자분리 영역이 되고 SEG 막이 형성된 영역은 활성영역이 된다.In the device isolation method using the SEG process, an insulating film having a predetermined thickness is first deposited on a semiconductor substrate, and then an insulating film of the active region is removed to form a window, and then the SEG film is grown. Then, the portion where the insulating film remains is an element isolation region and the region where the SEG film is formed becomes an active region.
최근에는 SEG를 이용한 돌출형(elevated) 소오스/드레인 형성과 콘택홀 매립에 대한 연구로 확장되고 있다. 그 중 하나가 SEG 막이 성장하도록 창(window)을 형성하는, 이른바 패턴 물질에 따른 문제점들을 극복하는 것이다. SEG는 패턴 물질에 따라 선택성(selectivity), 열적 스트레스(thermal stress)에 기인한 결함(detect), 페싯(facet) 형성 양상 등이 크게 변할 수 있다.Recently, it has been expanded to study the formation of raised source / drain and contact hole filling using SEG. One of them overcomes the problems with the so-called pattern material, which forms a window for the SEG film to grow. Depending on the pattern material, SEG may have a large variation in selectivity, detection due to thermal stress, and facet formation.
일반적으로 SEG 공정에서 패턴 물질로 사용되는 질화막 계통은 산화막 계통의 재료에 비해 SEG 막이 성장하는 선택성 측면에서 크게 떨어진다. 즉, 패턴 물질이 질화막일 경우, SEG 공정 온도가 800℃ 이하에서는 실리콘에 대한 선택성을 확보하기가 어렵다. 특히, 인(P)과 같은 도핑을 인-시튜(in-situ)로 하는 경우 더 어렵게 된다. 또한, 질화막의 열팽창 계수(Thermal Coefficient of Expansion; TCE)가 실리콘보다 훨씬 크기 때문에 온도 변화에 따른 SEG 결함의 생성을 억제할 수없는 문제점이 있었다.In general, the nitride film system used as a pattern material in the SEG process is significantly lower in the selectivity of the growth of the SEG film compared to the material of the oxide film system. That is, when the pattern material is a nitride film, it is difficult to secure selectivity to silicon when the SEG process temperature is 800 ° C. or less. In particular, when doping such as phosphorus (P) is made in-situ, it becomes more difficult. In addition, since the coefficient of thermal expansion (TCE) of the nitride film is much larger than that of silicon, there is a problem in that generation of SEG defects due to temperature change cannot be suppressed.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 SEG 공정의 변화없이 패턴 물질의 형태만을 변경함으로써, SEG 선택성을 향상시키고 결함의 발생을 줄일 수 있는 SEG 공정을 이용한 반도체 장치의 제조방법을 제공하는 데 있다.An object of the present invention is to change the shape of the pattern material without changing the SEG process in order to solve the problems of the prior art as described above, to improve the SEG selectivity and reduce the occurrence of defects method of manufacturing a semiconductor device using a SEG process To provide.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도,1A to 1C are flowcharts illustrating a method of manufacturing a semiconductor device using an SEG process according to an embodiment of the present invention;
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도.2A to 2D are flowcharts illustrating a method of manufacturing a semiconductor device using an SEG process, according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 20: 질화막 패턴 12, 22: 질화막 스페이서10, 20: nitride film pattern 12, 22: nitride film spacer
14, 24: 산화막 16, 28: 애피택셜 성장막14, 24: oxide film 16, 28: epitaxial growth film
26: 질화막 100, 200: 실리콘기판26: nitride film 100, 200: silicon substrate
상기 목적을 달성하기 위하여 반도체기판의 하부 구조 상에, 기판의 일부를 노출시키는 질화막 패턴을 형성하는 단계와, 질화막 패턴이 형성된 기판의 전면에 산화막을 형성하는 단계와, 산화막에 대해 전면식각을 실시하여 질화막 패턴 사이의 기판 표면을 노출시키는 단계와, 기판에 선택적 에피택셜 성장법을 실시하여 애피택셜 성장막을 형성하는 단계를 포함한다.In order to achieve the above object, forming a nitride film pattern exposing a part of the substrate on the lower structure of the semiconductor substrate, forming an oxide film on the entire surface of the substrate on which the nitride film pattern is formed, and performing an entire surface etching on the oxide film Exposing the substrate surface between the nitride film patterns, and performing a selective epitaxial growth method on the substrate to form an epitaxial growth film.
상기 목적을 달성하기 위하여 본 발명의 다른 제조 방법은 반도체기판의 하부 구조 상에, 기판의 일부를 노출시키는 질화막 패턴을 형성하는 단계와, 질화막 패턴이 형성된 기판의 전면에 산화막을 형성하는 단계와, 산화막 위에 질화막을 형성하는 단계와, 기판 위에 형성된 질화막 및 산화막을 식각하여 질화막 패턴 사이의 기판 표면을 노출시키는 단계와, 기판에 선택적 에피택셜 성장법을 이용하여 애피택셜 성장막을 형성하는 단계를 포함한다.In order to achieve the above object, another manufacturing method of the present invention includes forming a nitride film pattern exposing a part of the substrate on a lower structure of the semiconductor substrate, forming an oxide film on the entire surface of the substrate on which the nitride film pattern is formed; Forming a nitride film on the oxide film, etching the nitride film and the oxide film formed on the substrate to expose the substrate surface between the nitride film patterns, and forming an epitaxial growth film on the substrate using a selective epitaxial growth method. .
본 발명에 의한 SEG 공정을 이용한 반도체 장치의 제조방법은, 반도체기판 상에, 반도체기판의 일부를 노출시키는 물질층 패턴을 형성하는 단계와, 물질층 패턴이 형성된 반도체기판의 전면에 산화막을 형성하는 단계와, 산화막에 대해 전면식각을 실시하는 단계, 및 반도체기판의 표면에 선택적 에피택셜 성장법을 이용하여 실리콘막을 형성하는 단계를 포함한다.In the method of manufacturing a semiconductor device using the SEG process according to the present invention, forming a material layer pattern exposing a part of the semiconductor substrate on the semiconductor substrate, and forming an oxide film on the entire surface of the semiconductor substrate on which the material layer pattern is formed; And performing a front surface etch on the oxide film, and forming a silicon film on the surface of the semiconductor substrate using a selective epitaxial growth method.
본 발명의 반도체 장치의 제조방법에 있어서, 상기 물질층 패턴은 질화막으로 형성하거나, 절연막과 절연막을 둘러싸는 질화막 스페이서로 형성할 수 있다. 그리고, 상기 산화막은 스텝 커버리지가 60％ 이하가 되도록 형성하는데, 예를 들어 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성할 수 있다. 그리고, 상기 산화막을 전면식각하는 단계 후 SEG를 형성하는 단계 전에, 엑스-시튜(ex-situ)로 세정을 실시하여 반도체기판 상의 잔유물을 제거하는 단계를 더 구비하는 것이 바람직하다.In the method of manufacturing a semiconductor device of the present invention, the material layer pattern may be formed of a nitride film or a nitride film spacer surrounding the insulating film and the insulating film. The oxide film may be formed to have a step coverage of 60% or less. For example, the oxide film may be formed by a plasma enhanced chemical vapor deposition (PE-CVD) method. The method may further include removing residues on the semiconductor substrate by performing cleaning by ex-situ after forming the SEG after the entire surface etching.
고, 상기 질화막은 스텝 커버리지가 60％ 이하가 되도록 형성하는데 예를 들어 PE-CVD 방법으로 형성하고, 상기 산화막은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 형성하는 것이 바람직하다.The nitride film is formed to have a step coverage of 60% or less. For example, the nitride film is formed by a PE-CVD method, and the oxide film is formed by a low pressure chemical vapor deposition (LP-CVD) method.
본 발명의 제조 방법에 따르면, 어스펙트 비(aspect ratio)가 3 이상으로 큰 콘택홀의 질화막 패턴 표면에 얇은 산화막을 형성시켜 SEG 선택성을 향상시킨다.According to the manufacturing method of the present invention, a thin oxide film is formed on the surface of the nitride film pattern of the contact hole having an aspect ratio of 3 or more to improve SEG selectivity.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 더욱 상세하게 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도이다.1A to 1C are flowcharts illustrating a method of manufacturing a semiconductor device using an SEG process, according to an embodiment of the present invention.
먼저, 도 1a를 참조하면, 반도체기판으로서 실리콘기판(100) 위에 질화막 패턴(10)을 형성하는데, 이 질화막 패턴(10)은 기판의 소정 패턴(미도시함), 예컨대 워드라인 상부에 형성된 캐핑막(미도시함)과, 그 캐핑막 및 소정 패턴을 둘러싼 스페이서(12)를 포함한다. 이때, 상기 질화막 패턴들(10) 사이에는 어스펙트 비가 3 이상이 되는 고단차의 창(window) 또는 콘택홀이 형성된다.First, referring to FIG. 1A, a nitride film pattern 10 is formed on a silicon substrate 100 as a semiconductor substrate, and the nitride film pattern 10 is formed on a predetermined pattern (not shown) of a substrate, for example, on a word line. A ping film (not shown) and a spacer 12 surrounding the capping film and a predetermined pattern are included. In this case, a high stepped window or contact hole having an aspect ratio of 3 or more is formed between the nitride layer patterns 10.
그 다음, 상기 결과물의 전면에 스텝 커버리지(step coverage)가 60％ 이하로 낮은 산화막(14), 예를 들어 PE-TEOS(Plasma Enhanced Tetra- Etyl-Ortho -Silicate) 막을 형성한다. 그러면, 상기 PE-TEOS인 산화막(14)은 다른 부위에 비해 기판(100) 상부와 질화막 패턴(10)의 측벽 부분이 얇게 증착된다. 이때, 기판(100) 상부에 형성되는 산화막(14)의 두께가 80∼100Å 정도가 되도록 조절한다.Next, an oxide film 14 having a low step coverage of 60% or less, for example, a Plasma Enhanced Tetra-Etyl-Ortho-Silicate (PE-TEOS) film, is formed on the entire surface of the resultant product. Then, the oxide layer 14, which is the PE-TEOS, is thinly deposited on the upper side of the substrate 100 and the sidewall portion of the nitride layer pattern 10 as compared with other portions. At this time, the thickness of the oxide film 14 formed on the substrate 100 is adjusted to be about 80 to 100 kPa.
그 다음, 도 1b를 참조하면, 상기 산화막(14)에 대해 반응성 이온 식각(Reactive Ion Etching)을 실시한다. 수직 식각능력이 우수한 전면 식각(blanket etching)을 적절한 조건으로 실시하면, 질화막 패턴(10) 상부에는 PE-TEOS인 산화막(14)이 두껍게 형성되어 있기 때문에 반도체기판(100) 상부의 산화막(14)막을 얇게 식각할 수 있다. 이때, 기판(100)쪽에 비해 질화막 패턴(10) 측벽에 형성된 PE-TEOS인 산화막(14)의 식각이 20％ 미만이 되도록 식각 조건을 조절하고, 질화막 패턴(10) 상부에 약간(10Å 정도)의 산화막(14)을 남겨놓아 후속공정 진행시 하부 구조물이 손상되는 것을 방지하도록 한다.Next, referring to FIG. 1B, reactive ion etching is performed on the oxide layer 14. When the surface etching (blanket etching) with excellent vertical etching ability is performed under appropriate conditions, since the oxide film 14, which is PE-TEOS, is formed thick on the nitride film pattern 10, the oxide film 14 on the upper portion of the semiconductor substrate 100 is formed. The film can be etched thin. At this time, the etching conditions are adjusted so that the etching of the oxide film 14, which is PE-TEOS formed on the sidewall of the nitride film pattern 10, is less than 20%, and slightly above the nitride film pattern 10 (about 10Å). The oxide layer 14 is left to prevent the underlying structure from being damaged during the subsequent process.
그 다음, 도 1c를 참조하면, 이후 SEG 공정을 위해 적절한 조건으로 엑스-시튜(ex-situ)로 세정을 실시하여 기판(100)에 남겨진 잔유물을 제거한다. 보다 상세하게 세정 공정은, 먼저 황산(H2SO4) 용액을 이용하여 탄소(carbon) 오염물질을 제거하고, 50 ∼ 100:1로 희석된 불산(HF) 용액에 30초 이하로 처리하여 기판(100) 표면에 남겨진 PE-TEOS 산화막(14)을 제거하여 질화막 패턴 사이의 기판 표면을 노출시킨다.Next, referring to FIG. 1C, cleaning is performed ex-situ under suitable conditions for the SEG process to remove the residues left on the substrate 100. In more detail, the cleaning process is performed by first removing carbon contaminants using a sulfuric acid (H 2 SO 4 ) solution and treating the hydrofluoric acid (HF) solution diluted to 50-100: 1 for 30 seconds or less. The PE-TEOS oxide film 14 remaining on the (100) surface is removed to expose the substrate surface between the nitride film patterns.
이 후, 통상의 SEG 방법으로 상기 질화 패턴(10) 사이의 노출된 기판(100) 에 애피택셜 성장막(16)을 형성한다.Thereafter, the epitaxial growth film 16 is formed on the exposed substrate 100 between the nitride patterns 10 by a conventional SEG method.
이와 같이, 본 발명의 실시예에 의하면 PE-CVD 산화막의 스텝 커버리지가 불량한 특성을 이용하여 단순한 공정으로 종래의 SEG 공정의 문제점을 해결할 수 있다.As described above, according to the exemplary embodiment of the present invention, the problem of the conventional SEG process can be solved by a simple process by using the poor step coverage of the PE-CVD oxide film.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 SEG 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 순서도이다.2A to 2D are flowcharts illustrating a method of manufacturing a semiconductor device using an SEG process, according to another embodiment of the present invention.
도 2a를 참조하면, 반도체기판으로서 실리콘기판(200) 위에 소정의 질화막 패턴(20)을 형성하는데, 이 질화막 패턴(20)은 기판의 소정 패턴(미도시함), 예컨대 워드라인 상부에 형성된 캐핑막(미도시함)과, 그 캐핑막 및 소정 패턴을 둘러싼 스페이서(22)를 포함한다. 이때, 상기 질화막 패턴들(20) 사이에는 어스펙트 비가 3 이상이 되는 고단차의 창(window) 또는 콘택홀이 형성된다. 여기서, 상기 창의 크기는 5,000Å 이하가 바람직하다.Referring to FIG. 2A, a predetermined nitride film pattern 20 is formed on a silicon substrate 200 as a semiconductor substrate, and the nitride film pattern 20 is formed on a predetermined pattern (not shown) of the substrate, for example, on a word line. A ping film (not shown) and a spacer 22 surrounding the capping film and a predetermined pattern are included. In this case, a high stepped window or contact hole having an aspect ratio of 3 or more is formed between the nitride layer patterns 20. Here, the size of the window is preferably 5,000Å or less.
그리고, 결과물 전면에 스텝 커버리지(step coverage)가 90％ 이상으로 높은 산화막(24), 예를 들어 LP-TEOS막을 100Å 이하의 얇은 두께로 형성한다. 그 다음, 이 LP-TEOS인 산화막(24) 위에 PE-CVD 방법으로 질화막(26)을 160∼300Å 정도 증착한다. 이 PE-CVD 방법으로 증착된 질화막(26)은 스텝 커버리지가 60％ 정도이기 때문에, 기판 상부와 질화막 패턴(20)의 측벽에서는 얇게 증착되지만 질화막 패턴(20) 상부면에는 두껍게 증착된다. 예를 들어, 스텝 커버리지가 50％인 경우 기판(200) 위에는 약 80∼150Å 정도가 증착된다.An oxide film 24, for example, an LP-TEOS film having a high step coverage of 90% or more, is formed on the entire surface of the resultant in a thin thickness of 100 kPa or less. Next, the nitride film 26 is deposited on the LP 24 film, which is LP-TEOS, by PE-CVD. Since the nitride film 26 deposited by this PE-CVD method has a step coverage of about 60%, the nitride film 26 is deposited thinly on the upper side of the substrate and on the sidewalls of the nitride film pattern 20 but thickly deposited on the upper surface of the nitride film pattern 20. For example, when the step coverage is 50%, about 80 to 150 GPa is deposited on the substrate 200.
도 2b를 참조하면, 소정 조건의 반응성 이온 식각(RIE) 공정을 이용하여 상기 질화막(26)을 식각한다. 이때, 식각 공정은 질화막(26)에 대한 LP-TEOS인 산화막(24)의 식각 선택비가 1이상의 되는 조건으로 RIE를 진행하여 기판(200) 상부의 질화막은 제거하고 산화막(24)이 거의 제거되는 시점에서 식각을 종료시킨다. 그러면, 질화막 패턴(20) 측벽의 질화막은 거의 식각되지 않고 남아 있고, 질화막 패턴(20) 상부에는 약간 남아 있게 된다. 이와 같이, 기판(200) 위에 산화막(24)이 얇게, 예컨대 10Å 정도 남겨서 후속 공정시 기판의 손상을 방지하도록 한다.Referring to FIG. 2B, the nitride layer 26 is etched using a reactive ion etching (RIE) process under predetermined conditions. At this time, in the etching process, RIE is performed under the condition that the etching selectivity of the oxide film 24, which is LP-TEOS, to the nitride film 26 is 1 or more, thereby removing the nitride film on the substrate 200 and removing the oxide film 24 almost. The etching is terminated at this point. Then, the nitride film on the sidewall of the nitride film pattern 20 remains almost unetched and remains slightly above the nitride film pattern 20. As such, the oxide film 24 is thin on the substrate 200, for example, about 10 μs, so as to prevent damage to the substrate during subsequent processing.
그 다음, 도 2c를 참조하면, 인산용액을 사용하여 질화막 패턴(20)의 측면에 남아 있는 질화막(26)을 제거한다. 그러면, 질화막 패턴(20)의 측면에는 스페이서(22)와 LP-TEOS인 산화막(24)만이 남아 있게 된다. 이때, LP-CVD에 의한 산화막(24)에 비해 질화막의 식각 선택비가 25배 이상 크기 때문에, 기판은 드러나지 않는다.Next, referring to FIG. 2C, the nitride film 26 remaining on the side surface of the nitride film pattern 20 is removed using a phosphoric acid solution. Then, only the spacer 22 and the oxide film 24 of LP-TEOS remain on the side of the nitride film pattern 20. At this time, since the etching selectivity of the nitride film is 25 times or more larger than that of the oxide film 24 by LP-CVD, the substrate is not exposed.
도 2d를 참조하면, 이후 SEG 공정을 위해 적절한 조건으로 엑스-시튜(ex-situ)로 세정을 실시하여 기판(200)의 잔유물을 제거한다. 보다 상세하게 상기 세정 공정은 먼저 황산(H2SO4) 용액을 이용하여 탄소(carbon) 오염물질을 제거하고, 50 ∼ 100:1로 희석된 불산(HF) 용액에 30초 이하로 처리하여 기판(200) 표면에 잔류하던 산화막(24)을 제거하여 질화막 패턴(20) 사이의 기판 표면을 노출시킨다.Referring to FIG. 2D, the residues of the substrate 200 are removed by cleaning by ex-situ under suitable conditions for the SEG process. More specifically, the cleaning process first removes carbon contaminants using a sulfuric acid (H 2 SO 4 ) solution, and then treated with a hydrofluoric acid (HF) solution diluted to 50-100: 1 for 30 seconds or less. The oxide film 24 remaining on the surface of the (200) is removed to expose the substrate surface between the nitride film patterns 20.
이 후, 상기 질화막 패턴(20) 사이에 노출된 기판에 SEG 공정을 진행하여 기판(200) 위에 애피택셜 성장막(28)을 형성한다.Thereafter, an SEG process is performed on the substrate exposed between the nitride layer patterns 20 to form an epitaxial growth layer 28 on the substrate 200.
상술한 바와 같이 본 발명의 다른 실시예는 산화막의 식각속도 조절이 어렵거나, 산화막의 스텝 커버리지가 60％ 이하가 확보되기 어려울 경우 이 방법을 사용하면 첫 번째 실시예와 같은 효과를 얻을 수 있다.As described above, in another embodiment of the present invention, when the etching rate of the oxide film is difficult to control or when the step coverage of the oxide film is less than 60% secured, using this method, the same effect as in the first embodiment can be obtained.
한편, 상기한 실시예에서는 질화막 패턴(10, 20)들이 질화막 스페이서(12, 22)로 둘러싸인 경우에 대해 설명하였으나, 질화막 스페이서 없이 질화막 패턴 자체만을 갖고 있을 경우에도 동일하다.Meanwhile, in the above-described embodiment, the case where the nitride film patterns 10 and 20 are surrounded by the nitride film spacers 12 and 22 has been described. However, the same applies to the case where only the nitride film pattern itself is provided without the nitride film spacer.
그리고, 질화막 패턴 사이의 창이 상, 하부 배선층 또는 상부 배선층과 반도체기판을 접속시키기 위한 콘택홀일 경우에도 본 발명의 제조 방법을 적용할 수 있다.The manufacturing method of the present invention can also be applied to the case where the window between the nitride film patterns is a contact hole for connecting an upper, lower wiring layer or upper wiring layer to a semiconductor substrate.
상기한 바와 같이 본 발명에 의하면, SEG 공정에서 패턴 물질이 질화막일 때 PE-CVD 막의 불량한 스텝 커버리지가 특성을 이용하여 그 표면에 얇은 산화막을 형성함으로써, SEG 형성시 선택성을 향상시킬 수 있다. 또한, 선택성을 증가시키기위해 투입되는 HCl의 양을 줄일 수 있으므로, SEG 성장속도를 증가시킬 수 있다. 또한, 질화막과 산화막은 반도체기판에 비해 서로 반대되는 열팽창 계수를 가지고 있어 이들의 이중막을 형성할 경우 열적 팽창을 상쇄시킬 수 있기 때문에, SEG 형성시 문제가 되는 결함의 발생을 줄일 수 있다.As described above, according to the present invention, when the pattern material is a nitride film in the SEG process, poor step coverage of the PE-CVD film can be used to form a thin oxide film on the surface thereof, thereby improving selectivity in forming the SEG. In addition, the amount of HCl added to increase the selectivity can be reduced, thereby increasing the SEG growth rate. In addition, since the nitride film and the oxide film have mutually opposite coefficients of thermal expansion as compared to semiconductor substrates, the formation of these double films can offset thermal expansion, thereby reducing the occurrence of defects that are problematic in SEG formation.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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|---|---|---|---|---|
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Patent Citations (5)
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|---|---|---|---|---|
| JPH05121321A (en) * | 1991-10-25 | 1993-05-18 | Rohm Co Ltd | Silicon crystal growth method |
| US5681776A (en) * | 1994-03-15 | 1997-10-28 | National Semiconductor Corporation | Planar selective field oxide isolation process using SEG/ELO |
| KR19980083840A (en) * | 1997-05-19 | 1998-12-05 | 윤종용 | Device isolation by selective epitaxial growth |
| KR19990004565A (en) * | 1997-06-28 | 1999-01-15 | 김영환 | Manufacturing method of semiconductor device |
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