KR100350837B1 - 이산화실리콘으로코팅된반도체기판의후면을플루오르화수소가스로에칭하기위한방법 - Google Patents

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Abstract

기판 앞면의 보호 코팅없이 기판 후면이 그 위로 층상으로 흐르는 에칭가스에 의해 에칭되는 한편 동시에 기판앞면이 그 위로 층상으로 흐르는 불활성 가스에 의해 보호된다.

Description

이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법
본 발명은 반도체 재료로된 기판의 양 측면이 적어도 하나의 증착공정에서 이산화 실리콘으로 코팅된 다음, 기판 앞면을 보호하면서 수행되는 플루오르화 수소가스에 의한 에칭에 의해 기판 후면의 코팅이 다시 스트리핑되는 방식으로 구성된, 반도체 기판상에 고집적 회로를 제조하는 방법에 관한 것이다. 이러한 공지된 방법은 FSI의 에칭시스템(타입 Excalibur)에 이미 적용되지만, 여기서는 기판 앞면의 보호가 보호코팅에 의해 이루어진다.
반도체 모듈의 제조 프로세스 진행 중에 통상적으로 실리콘으로 이루어진 기판이 항상 재차 증착프로세스에 투입되며, 상기 증착프로세스에서 기판의 양 측면은 방법상의 이유로 및/또는 설비상의 이유로 코팅된다. 실제로, 산화(열 산화물) 및 CVD(화학 기상 증착)프로세스(폴리 실리콘 도핑된 그리고 도핑되지않은, 이산화 실리콘, 질화 실리콘)가 있다. 기판 후면 상에 다수의 상이한 층 구성이 바람직하지 않고 다른 프로세스(예컨대 플라즈마 에칭공정 또는 단시간 템퍼링공정)에 영향을 줄 수 있기 때문에, 전체 제조 공정의 진행 중에 여러 번 후면 에칭단계가 수행된다. 이것은 통상적으로 앞면의 전체 표면이 보호코팅된 다음, 기판 후면의 박막이 습식 또는 건식 에칭방법에 의해 다시 제거되는 방식으로 이루어진다. 그리고 나서 기판 앞면의 보호코팅이 다시 제거되어야한다. 상기 공지된 방식의 후면에칭시 발생하는 부가의 단계, 즉 기판앞면의 보호코팅 및 스트리핑은 처리시간, 설비용량(보호코팅 트레이스, 보호고팅용 통 또는 O2-플라즈마 스트리퍼, 세정장치)및 많은 화학약품을 필요로 한다.
그러나, 그사이에 앞면 보호코팅없이 이루어지는, 습윤된 화학적 베이스상에서의 에칭방법도 공지되어있다. 적합한 장비(RST-100)의 제조업자는 SEZ, Villach 이다. 이 방법에서는, 상부로 부터 기판의 후면 상으로 습윤된 화학 에칭용액이 흐르는 동안, 이미 대부분 구조물이 제공된 실리콘 기판이 그 앞면이 하부로 향한 채로 회전하는 공기 쿠션(서셉터 위에서)상에서 신속히 회전된다. 기판의 신속한 회전에 의해, 화학약품이 기판후면의 가장자리를 지나 외부로 밀려짐으로써 앞면에닿지 않을 수 있다.
그러나, 공지된 방법은 많은 문제점을 수반한다. 그 이유는 한편으로는 부분처리된 실리콘 기판이 하부를 향해 접촉 및 그로 인한 손상 전에 확실하게 공기 큐션상에서 회전되어야 한다는 요구가 복잡하고 면밀한 메커니즘을 전제조건으로 하기 때문이다. 다른 한편으로는 반도체 제조에서 개방된 기판의 블로잉이 가급적 피해짐으로써 소용돌이로 인한 입자 부하가 방지되어야 하기 때문이다. 또한, 상기 공지된 방법에서는 기판 후면 상에서 밀어내는 과정으로 인해 계속적인 재 흐름이 필요하기 때문에, 화학약품의 소비가 매우 높다. 그러나, 높은 화학약품의 소비는 환경보호면에서 피해져야한다.
본 발명의 목적은 전술한 단점을 가급적 피하면서, 기판 앞면의 보호코팅 및 스트리핑없이 기판 후면의 코팅을 가능하게 하는 전술한 방식의 방법을 제공하는 것이다.
상기 목적은 전술한 방식의 방법에 있어서, 기판 앞면의 보호 코팅없이 기판 후면이 그 위로 층상으로 흐르는 에칭가스에 의해 에칭 되는 한편 동시에 기판 앞면이 그 위로 층상으로 흐르는 불활성 가스에 의해 보호됨으로써 달성된다.
본 발명의 바람직한 실시예는 특허청구의 범위 종속항에 제시된다.
첨부된 도면을 참고로 본 발명의 실시예를 보다 상세히 설명하면 하기와 같다.
도면에 도시된 바와 같이, 프로세서 챔버는 2개의 평면형 가스 유입부(1), (2)로 이루어지며, 상기 가스 유입부 사이에는 중앙에 에칭될 기판이 첨두(4)상에놓인다. 프로세스 가스는 2개의 가스 유입부(1), (2)를 통해 공급되며, 층상으로 기판 표면위로 흐른 다음, 링형 라인(5)을 통해 흡입된다. 기판(3)의 고정에 사용되는 첨두(4)는 층상 가스흐름을 방해하지 않는다. 기판 후면에서의 플루오르화 수소가스(6)의 흐름속도 및 기판 앞면에서의 불활성가스의 흐름속도는 기판의 위로 또는 아래로 확산에 의한 가스의 혼합이 불가능하도록 선택된다. 기판의 앞면 또는 후면에서의 가스 압력 및 가스 흐름속도는 기판의 가장자리에서 소용돌이가 발생하지 않도록 조정되어야한다.
프로세스 챔버내에서의 압력은 일반적으로 대기압이지만 단지 수 토르일 수도 있다. 플루오르화 수소가스는 바람직하게는 불활성 가스로 희석됨으로써, 기판 위에서 소정 흐름속도가 얻어지고, 가급적 적은 플루오르화 수소가스가 소비될 수 있다. 또한 공지된 방식으로 제 2의 습윤화된 불활성 가스가 혼합됨으로써, 프로세스 개시시 에칭지연이 피해질 수 있다. 희석된 그리고 습윤화된 불활성 가스는 다른 한편으로는 불활성 가스가 50%의 플루오르화 수소산 위로 흘러 플루오르화 수소가스 및 습기를 흡수하는 방식으로 준비될 수도 있다. 가스 유동량은 일반적으로 가스 유입부와 기판의 간격이 동일한 경우 에칭될 기판 후면상에서 가스의 전체 흐름이 기판 앞면상에서 불활성가스의 흐름과 같은 크기이도록 선택된다. 프로세스는 통상적으로 실온에서 이루어지지만, 200℃이하의 온도에서 수행될 수도 있다.
기판(3) 둘레에 부가의 링형 판(8)을 제공함으로써, 가스 혼합영역이 보다 바깥쪽으로 이동되어, 가스 유동량이 적을 때도 에칭가스가 기판의 앞면에 이를 수 있다.
지금까지 종종 사용되었던 앞면을 코팅하는 방법에 비해, 본 발명에 따른 방법의 중요한 장점은 부가의 코팅 및 스트리핑 단계가 생략될 수 있다는 것이다. 앞면 코팅을 하지 않는 습윤된 화학적 프로세스에 비해 새로운 방법의 장점은 복잡한 취급 및 회전 장치가 피해진다는 것이다. 상기 취급 및 회전 장치는 고가이고 입자를 갖고 있으며, 프로세스가 어렵게 이루어지게 하고 결국에는 많은 매질 비용으로 인해 높은 프로세스 비용을 야기시킨다.
SiO2의 등방성 플라즈마 여기된 CDE 에칭 방법에 비한 SiO2의 플루오르화 수소가스 에칭의 장점은 실리콘 및 질화 실리콘에 비해 플루오즈화 수소-SiO2에칭의 양호한 에칭 선택성에 있다. 즉, 실리콘 또는 질화 실리콘에 대한 에칭이 양호하게 중단되고 충분한 과다 에칭이 가능하기 때문에, 기판이 놓인 첨두 둘레에서 가급적 적은 SiO2에칭률이 에칭 결과에 영향을 주지 않는다. 또한, 플루오르화 수소가스에 의한 SiO2의 에칭률은 CDE 방법에서 보다 한 차수 정도 더 높다.
프로세스 팸버의 간단한 구성 및 플루오르화 수소증기의 높은 에칭률로 인해, 에칭챔버가 독립된 개별 기판-에칭시스템내에 구성되거나, 또는 모듈로서 다수 챔버 시스템 내로 통합될 수 있다.
실시예로서 하기 파라메터가 주어진다:
매질 가스 유동량 기판 면
HF 0.3 sl/min 후면
N24.0 sl/min 후면
N2(습윤화된) 0.7 sl/min 후면
N25.0 sl/min 앞면
760 토르의 프로세스 압력 및 23℃의 온도에서 에칭률은 0.8㎛/min이다. 상부 가스유입부 및 하부 가스유입부에 대한 기판의 간격은 각각 5mm이다.
제 1도는 본 발명에 따른 방법을 수행하는데 적합한 개별 기판 에칭시스템의 개략적인 단면도.
*도면의 주요부분에 대한 부호의 설명*
1, 2: 가스 유입부 3: 기판
4: 첨두 5: 라인
6, 7: 가스

Claims (8)

  1. 반도체 재료로된 기판(3)의 양 측면이 적어도 하나의 증착공정에서 이산화 실리콘으로 코팅된 다음, 기판 앞면을 보호하면서 수행되는 플루오르화 수소가스에 의한 에칭에 의해 기판 후면의 코팅이 다시 스트리필되는 방식으로 구성된, 반도체 기판상에 고집적 회로를 제조하는 방법에 있어서, 기판 앞면의 보호 코팅없이 기판 후면이 그 위로 층상으로 흐르는 에칭가스에 의해 에칭되는 한편 동시에 기판 앞면이 그 위로 층상으로 흐르는 불활성 가스에 의해 보호되는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법.
  2. 제 1항에 있어서, 프로세스 가스(6, 7)가 층상으로 혼합없이 기판(3) 주위로 흐른 다음, 흡인되는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오흐와 수소가스로 에칭하기 위한 방법.
  3. 제 2항에 있어서, 가스 혼합영역이 기판(3) 둘레에 배치된 부가의 링형 판 (8)에 의해 기판 가장자리로부터 바깥쪽으로 보다 멀리 이동하는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법.
  4. 제 1항 내지 3항중 어느 한 항에 있어서, 프로세스 가스(6, 7)의 혼합없는 흐름을 위한 충분히 높은 에칭가스(6)의 흐름속도가 불활성 가스로 에칭가스(6)를 희석함으로써 발생되는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법/
  5. 제 1항 내지 3항중 어느 한 항에 있어서, 습윤된 불활성 가스가 에칭가스(6)에 혼합되는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법.
  6. 제 4항에 있어서, 불활성 가스가 50% 플루오르화 수소 위로 흐르고 플루오르화 수소가스 및 습기가 흡수되는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법.
  7. 제 4 항에 있어서, 습윤된 불활성 가스가 에칭가스(6)에 혼합되는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법.
  8. 제 7 항에 있어서, 불활성 가스가 50% 플루오르화 수소 위로 흐르고 플루오르화 수소가스 및 습기가 흡수되는 것을 특징으로 하는 이산화 실리콘으로 코팅된 반도체 기판의 후면을 플루오르화 수소가스로 에칭하기 위한 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101254428B1 (ko) 2011-01-24 2013-04-15 노바테크 (주) 고효율 광 추출이 가능한 유리기판의 제조방법 및 제조시스템

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW371775B (en) * 1995-04-28 1999-10-11 Siemens Ag Method for the selective removal of silicon dioxide
US6022751A (en) * 1996-10-24 2000-02-08 Canon Kabushiki Kaisha Production of electronic device
AT405655B (de) * 1997-03-26 1999-10-25 Sez Semiconduct Equip Zubehoer Verfahren und vorrichtung zum einseitigen bearbeiten scheibenförmiger gegenstände
DE19860163B4 (de) * 1998-02-18 2005-12-29 Sez Ag Verfahren zum Trockenätzen eines Wafers
JP3279532B2 (ja) * 1998-11-06 2002-04-30 日本電気株式会社 半導体装置の製造方法
EP1089328A1 (en) 1999-09-29 2001-04-04 Infineon Technologies AG Method for manufacturing of a semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0330326A (ja) * 1989-06-27 1991-02-08 Mitsubishi Electric Corp 半導体製造装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101254428B1 (ko) 2011-01-24 2013-04-15 노바테크 (주) 고효율 광 추출이 가능한 유리기판의 제조방법 및 제조시스템

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Publication number Publication date
JPH0888213A (ja) 1996-04-02
EP0701276A2 (de) 1996-03-13
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EP0701276A3 (de) 1996-09-04

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