KR100348190B1 - 이동통신시스템의 레이크 수신장치 및 방법 - Google Patents
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Abstract
본 발명은 광대역 이동통신시스템의 레이크 수신기에 관한 것으로, 특히 레이크 수신기의 핑거간 다중경로의 지연요소를 완충하기 위한 선입선출(First In First Out: FIFO) 메모리의 크기를 최적화 하기 위한 장치 및 방법에 관한 것이다. 이러한 본 발명은 기준타임신호(fn_pn_roll)와 심볼 크기(sym_size) 신호를 생성하는 기준타임 생성기와, 상기 기준타임 신호를 입력받아 리셋된 후에 상기 심볼 크기 신호를 입력받아 입력되는 데이터를 쓰고 읽기 리셋 신호와 읽기 신호를 입력받아 상기 쓰여진 데이터를 읽어 출력하는 제1메모리를 구비하는 다수의 핑거들과, 상기 핑거들로부터 출력되는 데이터들을 컴바이닝하여 출력하는 제1컴바이너를 구비하는 이이동통신시스템의 레이크 수신기에 있어서, 상기 각 핑거들의 상기 기준타임 신호들을 최대 지연 허용 범위(Max_Ret)로 지연하여 기준 타이밍 신호를 출력하는 제1지연기와, 제2 타이밍 컨트롤 기준 신호를 입력받아 상기 각 핑거들의 지연된 기준타임 신호들을 입력받고 컴바이닝하여 제1 타이밍 컨트롤 기준 신호(com_pn_roll 1)와 상기 읽기 신호인 컴바이닝된 심볼 크기 신호(com_sym_size)를 생성하는 제2컴바이너와, 상기 제1 타이밍 컨트롤 기준 신호를 데이터 레이트에 따른 프로세싱 지연(Pros_D1)만큼 지연하여 제2 타이밍 컨트롤 기준 신호를 상기 제2컴바이너로 출력하는 제2지연기와, 상기 제1 타이밍 컨트롤 기준 신호를 입력받아 프로세싱 지연(Pros_D)만큼 지연하여 상기 제1메모리의 읽기 리셋을 시키기 위해 상기 읽기 리셋 신호인 제3 타이밍 컨트롤 기준 신호를 상기제1메모리로 출력하는 제3지연기로 이루어짐을 특징으로 한다.
Description
본 발명은 광대역 이동통신시스템의 레이크 수신기에 관한 것으로, 특히 다중 경로에 의한 각 핑거들의 지연시간을 상쇄하기 위한 선입선출 메모리의 크기를 최적화하기 위한 장치 및 방법에 관한 것이다.
레이크 수신기(Rake Receiver)의 핑거(Finger)간의 심볼 변조에 있어서 상기 핑거간 각기 다른 다중경로 지연을 갖는 수신 데이터를 최대 컴바이닝 하기 전에 동일한 기준 시간(Timing Reference)을 찾아 상기 각 핑거에 할당해 주어야 한다. 이를 위해서 각 핑거단에서는 FIFO 구조를 두어 읽기/쓰기 시간을 제어한다.
도1은 일반적인 레이크 수신기의 구성을 나타낸 도면이다.
이하 도1을 참조하여 설명하면, 레이크 수신기는 수신되는 신호의 파일럿 신호를 이용하여 초기 타이밍을 제공하는 탐색기(Searcher: 도시하지 않음)와 다수의 핑거들 핑거1(200), 핑거2(210), 핑거3(220)과 핑거N(230) 그리고 제1 및 제2 컴바이너(240, 250)로 구성된다.
상기 각 핑거는 서로 다른 지연시간을 갖고 수신되는 동일 데이터들을 각각 버퍼링 하였다가 소정의 신호를 입력받아 동일시간에 동일한 데이터들을 제1컴바이너(240)로 출력한다. 상기 각 핑거들(200, 210, 220, 230)은 또한 타이밍의 기준이 되는 쇼트(Short) PN 코드의 시작지점을 나타내고 상기 지연시간들 만큼 각각 지연을 갖는 PN_Roll 오버(Over)신호를 허용된 시간 지연 범위에서 지연시켜 출력한다. 제2컴바이너(250)는 상기 핑거들(200, 210, 220, 230)로부터 출력되는 PN_Roll 오버 신호들을 입력받고 핑거 중 가장 강한 경로라고 생각되는 핑거의 타임에 따른 com_pn_roll 신호와 com_sym_size 신호를 상기 각 핑거들(200, 210, 220, 230)로 출력한다. 상기 핑거들(200, 210, 220, 230) 각각은 제1메모리(203)와 기준 타임생성기(201)와 지연기로 구성된다.
상기 핑거들(200, 210, 220, 230) 각각의 구성은 동일하므로 핑거(200)에 대해서만 설명한다. 상기 기준타임 생성기(201)는 상기 탐색기로부터 해당 수신 데이터에 대한 초기 타이밍 신호를 입력받아 pn_roll 오버 신호 및 심볼 사이즈 신호(sym_size)를 출력한다. 지연기(205)는 상기 기준타임 생성기(201)로부터 출력되는 f1_pn_roll 신호를 다른 핑거들과의 다중 경로에 따른 지연 및 프로세싱 처리에 따른 프로세싱 지연 시간을 합한 시간만큼 지연하여 f1_pn_roll_d 신호를 출력한다.
제1메모리(203)는 선입선출(First In First Out: FIFO)메모리로서, 상기 기준 타임 생성기(201)로부터 pn_roll 신호와 심볼 사이즈 신호를 입력받아 수신 데이터를 저장하고, 상기 제2컴바이너(250)로부터 출력되는 com_pn_roll 신호와 com_sym_size 신호를 입력받아 상기 저장된 수신 데이터를 읽어 제1컴바이너(240)로 출력한다. 상기 COM_PN_ROLL의 생성 시점, 상기 제1메모리(203)에 저장된 f1_data를 읽는 시점은 다음 <수학식1>과 같다.
= 6 symbol Tm기 직후 ()
= Pros_D + Max_Ret
상기 Pros_D = Symbol 주기만큼의 월시 코드 역확산을 시행하는 데 걸리는 시간 1Symbol
+ 변조시의 프로세싱 지연 1Symbol
= 2Symbol
이때, 나머지 핑거들(210, 220, 230)도 각각의 제1메모리에 저장되었던 수신 데이터를 상기 핑거(200)의 수신 데이터와 동시에 상기 제1컴바이너(240)로 출력한다.
도2는 상기 도1의 제1메모리의 구조를 나타낸 도면이다. 이하 도2를 참조하여 제1메모리의 구조 및 동작을 설명한다.
버퍼(101)는 수신 데이터를 m비트 단위로 입력받아 버퍼링하였다가 D_LAT_EN 신호를 입력받아 버퍼링되었던 수신데이터를 출력한다. 제1카운터(111)는 쓰기 리셋(WR_RESET = pn_roll) 신호를 입력받아 리셋되고 쓰기 인에이블(WR_EN = SYM_SIZE) 신호와 상위계층으로부터 CHn_FIFO_READ_SET[7:0] 신호 3비트를 입력받아 쓰기 어드레스(WRITE_ADDRESS) 신호를 출력한다. 상기 CHn_FIFO_READ_SET[7:0] 신호는 특정 어드레스를 지정하기 위해 제1카운터(111)로 제공되는 신호이다. 이하 설명에서는 상기 CHn_FIFO_READ_SET 신호가 "000"이라 가정하여 설명하지 않는다. 제1어드레스 디코더(103)는 상기 제1카운터(111)로부터 출력되는 쓰기 어드레스 신호를 입력받아 상기 버퍼(101)로부터 출력되는 m비트의 수신 데이터를 FIFO(105)의 상기 어드레스에 저장시킨다. 연속해서 입력되는 수신 데이터는 상기 제1카운터(111)에 의해 상기 어드레스의 다음 어드레스에 저장된다.
제2카운터(113)는 읽기 리셋(RD_RESET = com_pn_roll) 신호를 입력받아 리셋되고, 읽기 인에이블 신호를 입력받아 읽기 어드레스(READ_ADDRESS) 신호를 생성하여 출력한다. 제2어드레스 디코더(107)는 상기 읽기 어드레스 신호를 입력받고, 상기 FIFO(105)의 상기 어드레스로부터 해당 수신 데이터를 읽어 버퍼(109)로 출력한다. 버퍼(109)는 상기 FIFO(105)로부터 입력되는 수신 데이터를 버퍼링하고 D_OUT_EN(=RD_EN)를 입력받아 출력한다.
도3은 IS-95A 표준에 따른 레이크 수신기의 제1 메모리(203)에 저장된 데이터를 읽기 위한 방법을 나타내는 도면이고 도4는 일반적인 레이크 수신기 제1 메모리(203)에 쓰여진 데이터를 읽기 위한 방법을 나타내는 도면으로, 이하 도1 내지 도4를 참조하여 설명한다. 이하 설명에 있어서 핑거1로 수신된 신호가 가장 강한 경로라 가정하고, 이하 상기 핑거1을 기준 핑거라 한다.
우선 FIFO의 동작을 보면 N개의 각 핑거의 타이밍의 기준이 되는 short PN 코드의 시작지점을 나타내는 PN_ROLL 오버신호를 기준(도2의 fN_PN_ROLL 또는 도3의 b, d, f, h의 윗방향 화살표는 핑거부의 프로세싱 지연(Pros_D), 레이크 수신기의 다중 경로에 대한 최대 허용 지연(이하 "Max_Ret"이라 함)을 포함하고 있지 않으므로 도2의 지연기를 통해서 상기 Max_Ret의 지연을 준다. 즉 도3의 예에서처럼 신호를 기준으로 상기 수학식 1과 같이 COM_PN_ROLL을 생성한다.
예를 들어, Scom3000에서는
도3에서 기준 타이밍보다 느린 핑거의 최대 허용 lag delay(이하 "Max_Adv"라 함)=5*64chips 이하 = 260.4s 이하
기준 타이밍보다 빠른 핑거의 최대 허용 lead delay(Max_Ret)=3*64chips 미만을 타겟으로 하였다.
이상을 고려하여 COM_PN_ROLL의 지연시점은 기준 핑거(200)의 첫 번째 심볼보다 최대 5심볼 후에 쓰여진 것도 최대 컴바이닝에 쓸 수 있게 하기 위해서는 기준 핑거의 심볼 쓰기 시점(도3의 c)에 대해 (5symbol + 1symbol) 쓰기 후에 읽기 시작해야 한다. 그러므로 기준 핑거(200)의 신호에 대해서는 Pros_D + Max_Ret보다 커야 됨을 알 수 있다. 이런 COM_PN_ROLL 발생 시점을 기준으로(도2의 com_pn_roll 또는 도3의 j의 윗방향 화살표) 각 핑거의 제로 어드레스부터 동시에 읽으며 다음 심볼 바운더리(도2의 com_sym_size 또는 도3의 j)에서 어드레스를 증가시키며 순차적으로 읽어서 최대 컴바이닝에 사용하게 되며(도2의 최대 컴바이닝부 또는 도3의 k) 이렇게 함에 의해 핑거간 동일 타이밍으로의 정렬된다.
이상의 최대 컴바이닝을 위한 다중 경로 커버 영역은 위의 도3의 a처럼, 기준 핑거(200)에 쓰여진 심볼을 기준으로 2 symbol lead ~ 5symbol lag까지이므로 총 필요한 FIFO size는 이하의 <수학식2>로 나타낼 수 있다.
상기 도3의 경우 상기 FIFO Depth는 8symbol이 된다.
이는 소프트 핸드오프 시 최소 약 78km(260sec)까지의 셀 크기를 커버할 수 있음을 의미한다. 이상의 종래의 기술은 1.2288Mcps 대역확산에서 64chips/symbol 인 데이터 레이트를 지원하는 시스템에 적용된 것이며 이를 향후 적용될 광대역(CDMA2000, UMTS)에 동일하게 적용하면 4chips/symbol ~ 256chips/symbol까지 다양한 영역의 데이터 레이트를 지원해야 하며 이를 위해서 큰 FIFO size를 필요로 하게된다. 구체적으로, 3.3eMcps 대역확산에 4chips/symbol ~ 256chips/symbol data rate(960Ksps ~ 15Ksps)를 지원하는 UMTS를 예로 하여 위와 동일한 방법으로 FIFO size 및 커버 영역은 다음과 같다.
최대 확산 코드 사이클은 256chips이고, chip rate는 3.84Mcps이므로 채널의 월시 길이가 256chips일 때 도4에서 나타낸 바와 같이 레이크 수신기의 최대 허용 지연, t_Max_Ret = 4symbol = 1025chips=267s 이하이고, t_Max_Adv = 2symbol =512chips=133s 미만이도록 잡으면 Scom3000에서의 허용 지연만큼을 허용할 수 있게 되며 256chips/1symbol인 데이터 레이트를 기준으로 한다면 채널의 FIFO depth(이하 "FDslch"라 함)는 이하 <수학식 3>으로 나타난다.
Scom3000일 경우 상기 FDslch는 6이다. 여기에 대해 데이터 레이트가 빨라지면 이하의 <수학식 4>에 의해 FIFO의 크기가 결정된다.
상기 Rchn은 채널의 심볼 레이트/채널의 최저 심볼 레이트 이다. 즉, 채널의 심볼 레이트가 256chips이고 채널의 최저 심볼 레이트가 256chips일 경우 1이고, 최저 심볼 레이트가 126일 경우 2이다. 따라서 상기 FIFO의 크기는 상기 최저 심볼 레이트의 반비례 비율로 증가한다.
단, 여기에서 데이터 레이트에 따라 그 절대적 지연시간이 달라지는 프로세싱 지연 및 프레임 크기에 FIFO의 크기를 맞추기 위해 들어가는 리던던시한 메모리 크기를 각각 red1 및 red2라 하면 4chips/symbol, 8chips/symbol, 16chips/symbol, 32chips/symbol, 64chips/symbol, 128chips/symbol 및 256 chips/symbol 중 하나의 Pros_D가 2symbol이다.
프로세싱 지연의 차에 따라 추가되는 메모리 red1은 다음과 같다.
컴바이너의 PN_Roll은 FIFO가 가득 차기 직전에 제공하는 것이지만, 데이터 레이트가 레디오 프레임 (Radio Frame) 단위로 바뀔 때 기준 핑거의 fN_PN_ROLL에 따라 컴바이너의 com_pn_roll 시점이 달라지면 안되므로 프로세싱 지연이 가장 큰 256chips/symbol인 데이터 레이트를 기준으로 데이터 레이트에 상관없이 기준 핑거의 PN Roll 오버 시점 이후 256 chips × 6symbol 후에 발생하도록 해야 한다.
상기 com_pn_roll의 생성 시점은 이하 <수학식 5>로 나타낼 수 있다.
= 최소 데이터 레이트를 기준으로 한 Pros_D + Max_Ret
∴REF_DELAY = 256 chips ×6symbol
데이터 레이트가 바뀌 더라도 REF_DELAY를 고정시킴으로 상기 REF_DELAY 이후의 포인트를 기준으로 목표로 한 커버 영역 t_MAX_Adv, t_Max_Ret를 최소한 만족시키기 위해서는 SF=256일 때의 Pros_D에 대해(도면 4의 c의 Pros_D1) 데이터 레이트가 커짐에 따라 작아지는 Pros_D만큼(도면 4의 g의 Pros_D2)을 보상하는 여분의 메모리가 필요하게 된다. 상기 필요로 하는 여분의 메모리를 도4에서 Red1로 나타내었다. 상기 Red1은 이하 수학식 5로 나타낼 수 있다.
= 256chips × 6symbol
여기서, Pros_D + Red1 = 512chips
∴ Red1 = 2(Rchn-1)
상기 수학식6에서 red1은 SF가 128일 때 발생하므로 Rchn은 2이다. 그러므로 도4에서 red1은 2symbol이 된다.
프레임 크기에 FIFO 크기가 정수비 관계가 있도록 하기 위해 추가되는 메모리(Red2)는 다음과 같다.
실제 FIFO의 포인터는 10ms(UMTS 레디오 프레임 크기) PN Roll over 포인트에서 삭제되므로 포인터 증가에 불연속이 없도록, 즉 10ms의 첫 번째 샘플이 FIFO의 맨 앞에 쓰여지도록 "(# of symbols in 10ms)/FIFO Depth = 정수"를 만족하도록 설계해야 한다. 상기 조건을 만족하기 위해서 실제 FIFO Depth는 Minimum_FIFO_Depth + Red1 보다는 같거나 크면서 프레임 크기 내의 심볼 수의 약수 관계에 있도록 하기 위해 추가되는 값 Red2를 찾아야 한다. 실제 FIFO Depth는 힝 수학식 6과 같다.
에 의해 구해진다
| SF | Rchn | Minimum FIFO Depth | Red1 | Red2 | Actual FIFO Depth |
| 256 | 1 | 6 | 0 | 0 | 6 |
| 128 | 2 | 12 | 2 | 12 | 24 |
| 64 | 4 | 24 | 6 | 6 | 30 |
| 32 | 8 | 48 | 14 | 48 | 96 |
| 16 | 16 | 96 | 30 | 54 | 150 |
| 8 | 32 | 192 | 62 | 108 | 300 |
| 4 | 64 | 384 | 126 | 216 | 600 |
상기 표1에서 보듯이 UMTS와 같은 광대역 고속 데이터 레이트까지 다양한 데이터 레이트를 지원하는 곳에서 일반적인 핑거의 구성을 사용하였을 경우 레이크 수신기의 크기는 실제 필요한 크기보다 프로세싱 지연 등을 맞추기 위해 추가되는 메모리 크기가 매우 커짐을 알 수 있으며, 하드웨어적인 입장에서 크기의 부담이 매우 크다.
상술한 바와 같이 UMTS와 같은 광대역 고속 데이터 레이트 지원 시스템에서 종래의 핑거구조를 사용했을 경우 프로세싱 지연으로 인해 메모리의 크기가 커지는 문제점이 있다.
따라서 본 발명의 목적은 다양한 데이터 레이트를 지원하는 광대역 부호분할다중접속 수신기의 핑거간의 다중경로 지연효과를 없애기 위한 현 FIFO 구조에는 FIFO의 사이즈를 최소화 할 수 핑거 및 그 방법을 제공함에 있다.
상기한 목적을 달성하기 위해서 본 발명은 기준타임신호(fn_pn_roll)와 심볼 크기(sym_size) 신호를 생성하는 기준타임 생성기와, 상기 기준타임 신호를 입력받아 리셋된 후에 상기 심볼 크기 신호를 입력받아 입력되는 데이터를 쓰고 읽기 리셋 신호와 읽기 신호를 입력받아 상기 쓰여진 데이터를 읽어 출력하는 제1메모리를 구비하는 다수의 핑거들과, 상기 핑거들로부터 출력되는 데이터들을 컴바이닝하여 출력하는 제1컴바이너를 구비하는 이이동통신시스템의 레이크 수신기에 있어서, 상기 각 핑거들의 상기 기준타임 신호들을 최대 지연 허용 범위(Max_Ret)로 지연하여 기준 타이밍 신호를 출력하는 제1지연기와, 제2 타이밍 컨트롤 기준 신호를 입력받아 상기 각 핑거들의 지연된 기준타임 신호들을 입력받고 컴바이닝하여 제1 타이밍 컨트롤 기준 신호(com_pn_roll 1)와 상기 읽기 신호인 컴바이닝된 심볼 크기 신호(com_sym_size)를 생성하는 제2컴바이너와, 상기 제1 타이밍 컨트롤 기준 신호를 데이터 레이트에 따른 프로세싱 지연(Pros_D1)만큼 지연하여 제2 타이밍 컨트롤 기준 신호를 상기 제2컴바이너로 출력하는 제2지연기와, 상기 제1 타이밍 컨트롤 기준 신호를 입력받아 프로세싱 지연(Pros_D)만큼 지연하여 상기 제1메모리의 읽기 리셋을 시키기 위해 상기 읽기 리셋 신호인 제3 타이밍 컨트롤 기준 신호를 상기 제1메모리로 출력하는 제3지연기로 이루어짐을 특징으로 한다.
상기한 다른 목적을 달성하기 위해서 본 발명은 기준타임신호(fn_pn_roll)와 심볼 크기(sym_size) 신호를 생성하는 기준타임 생성기와, 상기 기준타임 신호를 입력받아 리셋된 후에 상기 심볼 크기 신호를 입력받아 입력되는 데이터를 쓰고 읽기 리셋 신호와 읽기 신호를 입력받아 상기 쓰여진 데이터를 읽어 출력하는 제1메모리를 구비하는 다수의 핑거들과, 상기 핑거들로부터 출력되는 데이터들을 컴바이닝하여 출력하는 제1컴바이너를 구비하는 이이동통신시스템의 레이크 수신기의 수신방법에 있어서, 상기 각 핑거들의 상기 기준타임 신호들을 최대 지연 허용 범위(Max_Ret)만큼 지연한 기준 타임 신호들을 출력하는 과정과, 소정의 타이밍 컨트롤 신호를 입력받아 상기 지연된 기준 타임 신호들을 컴바이닝하여 제1 타이밍 컨트롤 기준 신호와 상기 읽기 신호인 컴바이닝된 심볼 크기 신호를 생성하는 과정과, 상기 제1 타이밍 컨트롤 기준 신호를 데이터 레이트에 따른 프로세싱 지연(Pros_D1)만큼 지연하여 제2 타이밍 컨트롤 기준 신호를 생성하는 과정과, 상기 제1 타이밍 컨트롤 기준 신호를 입력받아 프로세싱 지연(Pros_D)만큼 지연하여 상기 제1메모리의 읽기 리셋을 시키기 위해 상기 읽기 리셋 신호인 제3 타이밍 컨트롤 기준 신호를 생성하는 과정으로 이루어짐을 특징으로 한다.
도1은 일반적인 레이크 수신기의 구조를 나타낸 도면.
도2는 상기 도1의 레이크 수신기에서 핑거의 FIFO 구조를 나타낸 도면.
도3은 일반적인 부호분할다중접속 통신시스템의 레이크 수신기에서 수신된 데이터를 각 핑거의 FIFO에 쓰고 읽기 위한 방법을 나타내는 도면.
도4는 광대역 부호분할다중접속 통신시스템에서 상기 일반적인 레이크 수신기에서 수신된 패킷 데이터를 FIFO에 쓰고 읽기 위한 방법을 나타내는 도면.
도5는 본 발명의 실시 예에 따른 레이크 수신기의 구조를 나타낸 도면.
도6은 본 발명의 실시 예에 따라 수신된 데이터를 FIFO에 쓰고 읽기 위한 방법을 나타내는 도면.
이하 본 발명의 바람직한 실시예를 첨부된 도면의 참조와 함께 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일 부호를 가지도록 하였다. 또한 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
본 발명은 FIFO의 사이즈를 줄이기 위해서 WR_RESETB와 RD_RESETB 사이의 타이밍 지연 차이가 최소화하기 위해 세 개의 지연기를 갖는다.
우선, FIFO의 RD_RESETB와 WR_RESETB 사이의 지연은 프로세싱 지연, 즉 Pros_D(4~256 chips)×2chips)+기준 핑거에 대해 지연되어진 핑거의 최대 지연 허용범위(Max_Ret)로 만족되어 지며, 컴바이너 기준 타임은 데이터 레이트가 바뀌더라도 기준 핑거에 대한 상대적 지연이 동일해야 하므로 기준 핑거에 대한 지연되어진 핑거의 최대 지연 허용 범위(Max_Ret) + 프로세싱 지연의 최대값이 되어야 한다.
도5는 본 발명의 실시 예에 따른 부호분할다중접속 통신시스템의 레이크 수신기의 구조를 나타낸 도면이고 도6은 본 발명의 실시 예에 따라 FIFO에 쓰고 읽기 위한 타이밍도를 나타낸 도면이다.
상기 도5를 참조하여 본원 발명의 구성 및 동작을 설명한다. 이하 도5를 설명함에 있어서, 핑거 1(510)이 기준 핑거라 가정하고 설명한다.
본 발명의 레이크 수신기는 다수의 핑거들(510, 520, 530, 540)과 제1컴바이너(240)과 제2컴바이너(250)와 제2지연기(570)과 제3지연기(580)로 구성된다. 상기 각 핑거의 구성은 동일하므로 기준 핑거(510)에 대해서만 설명한다. 상기 핑거(510)는 FIFO 메모리인 제1메모리(513)과 기준타임 생성기(511)와 제1지연기(515)로 이루어진다.
상기 제1지연기(515)는 상기 도1의 지연기(205)와 동일하게 기준타임 생성기(511)로부터 출력되는 f1_pn_roll 신호를 핑거의 최대 지연 허용 범위인Max_Ret으로 지연하여 Max_Ret만큼 지연된 f1_pn_roll_d를 출력한다. 상기 기준 핑거 외의 다른 핑거들도 각각의 fn_pn_roll 신호를 해당 Max_Ret로 지연하여 fn_pn_roll_d(n=2,3,4,5...)를 출력한다. 제2 컴바이너(250)는 상기 fn_pn_roll_d 신호를 입력받고 상기 fn_pn_roll_d 신호 중 가장 강한 경로라고 생각되는 핑거의 타이밍을 기준으로 타이밍을 맞추고, 상기 타이밍에 따른 com_pn_roll 1 신호를 생성하여 출력하고, 심볼의 크기를 나타내는 com_sym_size를 생성하여 출력한다. 상기 com_pn_roll 1 신호는 상기 Max_Ret에 대한 지연에 대해서만 생성된 신호이다. 상기 com_pn_roll 1 신호는 제2 지연기(570)와 제3 지연기(580)로 입력한다. 상기 제2지연기(570)는 상기 com_pn_roll 1 신호를 입력받아 도6 b의 Pros_D1만큼을 지연하여 제2컴바이너(250)의 타이밍 컨트롤 기준 신호로 사용한다. 즉, 상기 Pros_D1만큼 지연된 com_pn_roll 2신호는 상기 제2컴바이너(250)로 입력하여 상기 제2컴바이너(250)의 타이밍 컨트롤 기준 신호로 사용된다.
이를 이하의 수힉식 7로 나타낼 수 있다.
상기 제3지연기(580)는 상기 com_pn_roll 2 신호에 의해 출력되는 상기 com_pn_roll 1신호를 입력받아 해당 데이터 레이트에 맞는 프로세싱 지연(Processing Delay)만큼 지연하여 com_pn_roll 3 신호를 출력한다. 상기 com_pn_roll 3 신호는 핑거 읽기 리셋 신호(Finger Read Reset)로 사용된다.
제1 컴바이너(240)는 상기 핑거 일기 리셋 신호 입력후 읽기 신호인com_sym_size신호에 의해 각 핑거(510, 520, 530, 540)로부터 출력되는 심볼들 fn_symbol(n=1,2,3,...)을 입력받아 컴바이닝하여 출력한다.
이렇게 함으로써 핑거와 컴바이너의 타이밍 컨트롤 신호를 com_pn_roll 1, com_pn_roll 2, com_pn_roll 3 신호를 사용함에 의해 종래의 Max_adv를 만족시키기 위해 추가했던 Red1이 불필요하게 되었다.
이에 따라 필요로 하는 메모리 크기는 이하의 표2와 같다.
| SF | Rchn | Minimum FIFO Depth | Red1 | Red2 | Actual FIFO Depth |
| 256 | 1 | 6 | 0 | 0 | 6 |
| 128 | 2 | 12 | 0 | 0 | 12 |
| 64 | 4 | 24 | 0 | 0 | 24 |
| 32 | 8 | 48 | 0 | 0 | 48 |
| 16 | 16 | 96 | 0 | 0 | 96 |
| 8 | 32 | 192 | 0 | 0 | 192 |
| 4 | 64 | 384 | 0 | 0 | 384 |
상기 표2에 나타난 바와 같이 FIFO의 크기는 크게 100%까지 그 크기가 줄었음을 알 수 있다.
상술한 바와 같이 본 발명은 링거간의 다중경로 지연효과를 상쇄하기 위해 타이밍 제어 시점을 달리 함으로써 선입선출 메모리의 크기를 줄일 수 있는 이점이 있다.
Claims (2)
- 기준타임신호(fn_pn_roll)와 심볼 크기(sym_size) 신호를 생성하는 기준타임 생성기와, 상기 기준타임 신호를 입력받아 리셋된 후에 상기 심볼 크기 신호를 입력받아 입력되는 데이터를 쓰고 읽기 리셋 신호와 읽기 신호를 입력받아 상기 쓰여진 데이터를 읽어 출력하는 제1메모리를 구비하는 다수의 핑거들과, 상기 핑거들로부터 출력되는 데이터들을 컴바이닝하여 출력하는 제1컴바이너를 구비하는 이이동통신시스템의 레이크 수신기에 있어서,상기 각 핑거들의 상기 기준타임 신호들을 최대 지연 허용 범위(Max_Ret)로 지연하여 기준 타이밍 신호를 출력하는 제1지연기와,제2 타이밍 컨트롤 기준 신호를 입력받아 상기 각 핑거들의 지연된 기준타임 신호들을 입력받고 컴바이닝하여 제1 타이밍 컨트롤 기준 신호(com_pn_roll 1)와 상기 읽기 신호인 컴바이닝된 심볼 크기 신호(com_sym_size)를 생성하는 제2컴바이너와,상기 제1 타이밍 컨트롤 기준 신호를 데이터 레이트에 따른 프로세싱 지연(Pros_D1)만큼 지연하여 제2 타이밍 컨트롤 기준 신호를 상기 제2컴바이너로 출력하는 제2지연기와,상기 제1 타이밍 컨트롤 기준 신호를 입력받아 프로세싱 지연(Pros_D)만큼 지연하여 상기 제1메모리의 읽기 리셋을 시키기 위해 상기 읽기 리셋 신호인 제3 타이밍 컨트롤 기준 신호를 상기 제1메모리로 출력하는 제3지연기로 이루어짐을 특징으로 하는 이동통신시스템의 레이크 수신장치.
- 기준타임신호(fn_pn_roll)와 심볼 크기(sym_size) 신호를 생성하는 기준타임 생성기와, 상기 기준타임 신호를 입력받아 리셋된 후에 상기 심볼 크기 신호를 입력받아 입력되는 데이터를 쓰고 읽기 리셋 신호와 읽기 신호를 입력받아 상기 쓰여진 데이터를 읽어 출력하는 제1메모리를 구비하는 다수의 핑거들과, 상기 핑거들로부터 출력되는 데이터들을 컴바이닝하여 출력하는 제1컴바이너를 구비하는 이이동통신시스템의 레이크 수신기의 수신방법에 있어서,상기 각 핑거들의 상기 기준타임 신호들을 최대 지연 허용 범위(Max_Ret)만큼 지연한 기준 타임 신호들을 출력하는 과정과,소정의 타이밍 컨트롤 신호를 입력받아 상기 지연된 기준 타임 신호들을 컴바이닝하여 제1 타이밍 컨트롤 기준 신호와 상기 읽기 신호인 컴바이닝된 심볼 크기 신호를 생성하는 과정과,상기 제1 타이밍 컨트롤 기준 신호를 데이터 레이트에 따른 프로세싱 지연(Pros_D1)만큼 지연하여 제2 타이밍 컨트롤 기준 신호를 생성하는 과정과,상기 제1 타이밍 컨트롤 기준 신호를 입력받아 프로세싱 지연(Pros_D)만큼 지연하여 상기 제1메모리의 읽기 리셋을 시키기 위해 상기 읽기 리셋 신호인 제3 타이밍 컨트롤 기준 신호를 생성하는 과정으로 이루어짐을 특징으로 하는 방법.
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