KR100346010B1 - Method of forming a bipolar transistor for suppressing variation in base width - Google Patents
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Abstract
본 발명의 제 1 실시예에 따르면, 베이스 폴리실리콘막은 성장한 후, 이산화규소막에 대한 매우 작은 변화 때문에, 램프 어닐을 행한다. 그 후, 베이스 불순물 BF2＋을 주입하기 전에 폴리실리콘막에 대한 산화규소막의 선택 에칭율이 큰 완충불산을 사용하여 소정의 폭만큼 수평 방향으로 산화규소막을 사이드-에칭하며, 그 후, 이미터 폴리실리콘막을 형성한다. 이런 이유들 때문에, n＋-기판과 컬렉터 사이의 거리 변화가 작다. 베이스 영역의 베이스 폭 "WB" 가 변하지 않아, 바이폴라 트랜지스터의 고주파 성능의 변화가 억제되게 된다.According to the first embodiment of the present invention, after the base polysilicon film is grown, lamp annealing is performed because of a very small change to the silicon dioxide film. Thereafter, before implanting the base impurity BF 2+ , the silicon oxide film is side-etched in the horizontal direction by a predetermined width using a buffered hydrofluoric acid having a large selective etching rate of the silicon oxide film with respect to the polysilicon film, and then the emitter poly A silicon film is formed. For these reasons, the change in distance between the n + -substrate and the collector is small. The base width " WB " of the base region does not change, so that the change in the high frequency performance of the bipolar transistor is suppressed.
Description
본 발명은 자기정렬 바이폴라 트랜지스터를 가진 반도체 장치를 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device having a self-aligned bipolar transistor.
자기정렬 바이폴라 트랜지스터를 가진 반도체 장치를 형성하는 종래 방법은 일본 특개평 7-307047 호에 개시되어 있다. 컬렉터층은 필드 산화막에 의해 둘러싸여 있다. 그 컬렉터 층상에 제 1 에칭 선택도를 갖는 제 1 절연막이 증착된다. 그 후, 그 제 1 절연막상에 제 2 도전형 폴리실리콘 베이스층이 증착된다. 그 제 2 도전형 폴리실리콘 베이스층상에 제 1 절연막의 제 1 에칭 선택도와는 다른 제 2 에칭 선택도를 갖는 제 2 절연막이 증착된다. 제 2 절연막 및 제 2 도전형 폴리실리콘 베이스층이 선택적으로 에칭되어 거의 중앙 위치에 위치하는 이미터 개구가 형성된다. 제 1 절연막의 제 1 에칭 선택도와는 다른제 3 에칭 선택도를 가진 제 3 절연막이 전체적으로 증착된다. 그 후, 그 제 3 절연막을 에치-백 처리하여, 이미터 개구의 측벽상에 제 1 측벽을 형성한다. 제 1 절연막을 선택적으로 에칭하여 컬렉터층의 표면의 일부를 노출시키고, 또한 사이드-에칭을 행하여 제 2 도전형 폴리실리콘 베이스층 하부에 위치하는 소정의 폭을 가진 갭을 형성한다. 폴리실리콘 또는 비정질 실리콘의 비-선택적 성장만을 행하여 갭을 채운다. 그 후, 그 폴리실리콘 또는 비정질 실리콘을 등방성 에칭처리 하여, 그 갭에만 폴리실리콘 또는 비정질 실리콘을 잔존시킨다. 그 노출된 컬렉터층의 표면상에 제 2 도전형 에피택셜 베이스층을 선택적으로 성장시킨다.A conventional method of forming a semiconductor device having a self-aligning bipolar transistor is disclosed in Japanese Patent Laid-Open No. 7-307047. The collector layer is surrounded by the field oxide film. A first insulating film having a first etching selectivity is deposited on the collector layer. Thereafter, a second conductivity type polysilicon base layer is deposited on the first insulating film. A second insulating film having a second etching selectivity different from the first etching selectivity of the first insulating film is deposited on the second conductive polysilicon base layer. The second insulating film and the second conductivity type polysilicon base layer are selectively etched to form an emitter opening located at a substantially center position. A third insulating film having a third etching selectivity different from the first etching selectivity of the first insulating film is deposited as a whole. The third insulating film is then etched back to form a first sidewall on the sidewall of the emitter opening. The first insulating film is selectively etched to expose a part of the surface of the collector layer, and further side-etched to form a gap having a predetermined width located below the second conductivity type polysilicon base layer. Only non-selective growth of polysilicon or amorphous silicon is done to fill the gap. Thereafter, the polysilicon or amorphous silicon is isotropically etched to leave polysilicon or amorphous silicon only in the gap. The second conductivity type epitaxial base layer is selectively grown on the exposed collector layer surface.
상술한 종래의 방법에 따르면, SIC 인을 주입한 후, 베이스 표면 및 n＋-형 기판 사이의 거리가 변하도록, 실리콘 표면을 에칭한다. 에칭양이 작으면, 베이스 폭이 의도하거나 또는 설계할 베이스 폭으로부터 변화되게 된다. 바이폴라 트랜지스터의 고주파 성능 또는 특성은 베이스 폭에 의존하므로, 바이폴라 트랜지스터의 베이스 폭의 변화가 바이폴라 트랜지스터의 고주파 성능 또는 특성을 변화시키게 된다.According to the conventional method described above, after implanting SIC phosphorus, the silicon surface is etched so that the distance between the base surface and the n + -type substrate changes. If the etching amount is small, the base width is changed from the base width to be designed or designed. Since the high frequency performance or characteristics of a bipolar transistor depend on the base width, a change in the base width of the bipolar transistor will change the high frequency performance or characteristics of the bipolar transistor.
상술한 상황에서는, 베이스 폭의 변화를 억제함으로써 고주파 성능 또는 특성의 변화가 없는 바이폴라 트랜지스터를 갖는 반도체 장치를 형성하는 신규한 방법의 개발이 요청되고 있다.In the above situation, development of a novel method of forming a semiconductor device having a bipolar transistor with no change in high frequency performance or characteristics by suppressing the change in the base width is required.
따라서, 본 발명의 목적은 상술한 문제점이 없는 바이폴라 트랜지스터를 갖는 반도체 장치를 형성하는 신규한 방법을 제공하는데 있다.It is therefore an object of the present invention to provide a novel method of forming a semiconductor device having a bipolar transistor without the above-mentioned problems.
또한, 본 발명의 다른 목적은 고주파 성능 또는 특성의 변화가 없는 바이폴라 트랜지스터 갖는 반도체 장치를 형성하는 신규한 방법을 제공하는데 있다.Another object of the present invention is to provide a novel method of forming a semiconductor device having a bipolar transistor with no change in high frequency performance or characteristics.
또한, 본 발명의 다른 목적은 베이스 폭의 변화를 억제함으로써 바이폴라 트랜지스터를 갖는 반도체 장치를 형성하는 신규한 방법을 제공하는데 있다.Another object of the present invention is to provide a novel method of forming a semiconductor device having a bipolar transistor by suppressing a change in base width.
본 발명의 제 1 실시예에 따르면, 베이스 폴리실리콘막은 성장한 후, 이산화규소막에 대한 매우 작은 변화 때문에, 램프 어닐을 행한다. 그 후, 베이스 불순물 BF2＋을 주입하기 전에 폴리실리콘막에 대한 산화규소막의 선택 에칭율이 큰 완충불산을 사용하여 소정의 폭만큼 수평 방향으로 산화규소막을 사이드-에칭하며, 그 후, 이미터 폴리실리콘막을 형성한다. 이런 이유들 때문에, n＋-기판과 컬렉터 사이의 거리 변화가 작다. 베이스 영역의 베이스 폭 "WB" 가 변하지 않아, 바이폴라 트랜지스터의 고주파 성능의 변화가 억제되게 된다.According to the first embodiment of the present invention, after the base polysilicon film is grown, lamp annealing is performed because of a very small change to the silicon dioxide film. Thereafter, before implanting the base impurity BF 2+ , the silicon oxide film is side-etched in the horizontal direction by a predetermined width using a buffered hydrofluoric acid having a large selective etching rate of the silicon oxide film with respect to the polysilicon film, and then the emitter poly A silicon film is formed. For these reasons, the change in distance between the n + -substrate and the collector is small. The base width " WB " of the base region does not change, so that the change in the high frequency performance of the bipolar transistor is suppressed.
본 발명의 상술한 목적, 특징, 및 이점은 다음 설명으로부터 명백히 알 수 있을 것이다.The above objects, features, and advantages of the present invention will be apparent from the following description.
도 1a 내지 1k 는 본 발명에 따른 제 1 실시예에서 바이폴라 트랜지스터를 갖는 반도체 장치를 형성하는 신규한 방법에 관련된 바이폴라 트랜지스터를 갖는 반도체 장치를 순차적 단계로 나타낸 부분 단면도.1A to 1K are sectional views showing, in sequential steps, a semiconductor device having a bipolar transistor related to a novel method of forming a semiconductor device having a bipolar transistor in a first embodiment according to the present invention.
도 2a 는 본 발명의 상기 제 1 실시예에 따른 신규한 제조 방법에 의해 형성되는 바이폴라 트랜지스터의 이미터 영역, 베이스 영역 및 컬렉터 영역의 불순물 프로파일을 나타낸 다이어그램.Fig. 2A is a diagram showing impurity profiles of emitter regions, base regions and collector regions of bipolar transistors formed by the novel fabrication method according to the first embodiment of the present invention.
도 2b 는 종래의 제조 방법에 따라 형성되는 바이폴라 트랜지스터의 이미터 영역, 베이스 영역 및 컬렉터 영역의 불순물 프로파일을 나타낸 다이어그램.2B is a diagram showing impurity profiles of emitter regions, base regions and collector regions of bipolar transistors formed in accordance with conventional fabrication methods.
※ 도면의 주요 부분에 대한 부호의 설명※ Explanation of codes for main parts of drawing
1 : n＋-형 반도체 기판 2 : n－-형 에피택셜층1: n + - type semiconductor substrate 2: n - - type epitaxial layer
3, 9, 11 : 이산화규소막 3a : 갭3, 9, 11 silicon dioxide film 3a: gap
4 : 폴리실리콘막 5, 12 : 질화규소막4: polysilicon film 5, 12: silicon nitride film
4a : 베이스 폴리실리콘막의 수평 돌출 부분4a: horizontal protrusion of base polysilicon film
6 : 인 이온 7 : n＋-형 SIC 컬렉터 영역6: phosphorus ion 7: n + -type SIC collector region
8 : 폴리실리콘막 8-1 : 산화규소막8: polysilicon film 8-1: silicon oxide film
8b : 접속 부분 10 : 베이스 영역8b: connection part 10: base area
13 : 이미터 폴리실리콘막 14 : 이미터 영역13 emitter polysilicon film 14 emitter region
15 : 콘택홀 16 : 이미터 전극15 contact hole 16 emitter electrode
17 : 베이스 전극17: base electrode
이하, 본 발명에 따른 바람직한 실시예를, 첨부 도면을 참조하여, 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, preferred embodiment which concerns on this invention is described in detail with reference to an accompanying drawing.
본 발명은 바이폴라 트랜지스터를 형성하는 방법을 제공한다.The present invention provides a method of forming a bipolar transistor.
본 발명의 발명은, 베이스 폴리실리콘막의 적층체 및 베이스 폴리실리콘막을 덮어 씌운 절연막을 선택적으로 에칭하여 진성 베이스 영역상에 개구를 형성하고, 적층체를 제 1 산화규소막상에 연장하고 제 1 산화규소막을 에피택셜층상에 더 연장해서, 진성 베이스 영역상에 제 1 산화규소막의 상면을 노출시키는 단계;According to the present invention, the laminate of the base polysilicon film and the insulating film overlying the base polysilicon film are selectively etched to form openings on the intrinsic base region, the laminate is extended on the first silicon oxide film, and the first silicon oxide Extending the film further on the epitaxial layer to expose the top surface of the first silicon oxide film on the intrinsic base region;
진성 베이스 영역상의 에피택셜층과 개구의 하부로 제 1 불순물 이온의 제 1 이온-주입을 행하여, 에피택셜층에 컬렉터를 선택적으로 형성하는 단계;Selectively forming a collector in the epitaxial layer by performing first ion implantation of the first impurity ions into the epitaxial layer on the intrinsic base region and below the opening;
제 1 산화규소막을 등방성 에칭하여 개구 하부 및 개구의 적층체의 인접한 부분의 하부에 있는 제 1 산화규소막을 선택적으로 제거함으로써, 적층체의 인접 부분 하부에 갭을 형성하는 단계;Isotropically etching the first silicon oxide film to selectively remove the first silicon oxide film below the opening and below the adjacent portion of the stack of openings, thereby forming a gap below the adjacent portion of the laminate;
갭으로 연장하여 충진할 뿐만 아니라, 적층체 상부, 개구의 측벽 및 저부상에 연장하는 더미 (dummy) 폴리실리콘막을 전체적으로 형성하는 단계로서, 갭에 더미 폴리실리콘막이 갭-충진 부분을 갖는 단계;Forming a dummy polysilicon film as a whole that extends not only into the gap and fills, but also extends on the top of the stack, the sidewalls and the bottom of the stack, wherein the dummy polysilicon film has a gap-filled portion in the gap;
열처리를 행하여, 갭-충진 부분을 제외한 더미 폴리실리콘막을 산화시켜, 갭-충진 부분을 제외한 더미 폴리실리콘막을 더미 산화규소막으로 하는 단계;Performing a heat treatment to oxidize the dummy polysilicon film except for the gap-filled portion to make the dummy polysilicon film except for the gap-filled portion as a dummy silicon oxide film;
갭에 갭-충진 부분이 잔존하도록 더미 산화규소막을 제거하는 단계:Removing the dummy silicon oxide film so that a gap-filled portion remains in the gap:
개구를 통하여 제 2 불순물 이온의 제 2 이온-주입을 행하여 개구 하부 및 컬렉터 상에 베이스 영역을 형성하는 단계;Performing a second ion implantation of second impurity ions through the opening to form a base region below the opening and on the collector;
개구 내부 및 상부에 불순물을 갖는 이미터 폴리실리콘막을 선택적으로 형성하여, 이미터 폴리실리콘막의 저부가 베이스 영역의 상부면과 접촉시키는 단계; 및Selectively forming an emitter polysilicon film having impurities in and over the opening, such that the bottom of the emitter polysilicon film is in contact with the top surface of the base region; And
이미터 폴리실리콘막에서 베이스 영역의 상부 영역으로 열확산되도록, 열처리를 행하여, 베이스 영역의 상부 영역에 이미터를 형성하는, 단계를 포함한다.And heat-treating the emitter polysilicon film to an upper region of the base region to form an emitter in the upper region of the base region.
또한, 더미 산화규소막을 제거한 후, 개구의 저부와 측벽상에 얇은 산화규소막을 더 형성한 후, 제 2 이온-주입을 행하는 단계를 더 포함할 수 있다.After removing the dummy silicon oxide film, the method may further include forming a thin silicon oxide film on the bottom and sidewalls of the opening, and then performing a second ion implantation.
또한, 제 2 이온-주입에 의해 베이스 영역을 형성한 후, 이미터 폴리실리콘막을 형성하기 전에 개구의 측벽상에 측벽 절연층을 더 형성하고, 개구의 저부상의 얇은 산화규소막을 제거하는 단계를 더 포함할 수 있다.Further, after forming the base region by the second ion-implantation, before forming the emitter polysilicon film, further forming a sidewall insulating layer on the sidewall of the opening, and removing the thin silicon oxide film on the bottom of the opening. It may further include.
이하, 본 발명에 따른 제 1 실시예를 도면을 참조하여 상세하게 설명한다. 도 1a 내지 도 1k 는 본 발명에 따른 제 1 실시예에서 바이폴라 트랜지스터를 갖는 반도체 장치를 형성하는 신규한 방법에 관련된 바이폴라 트랜지스터를 갖는 반도체 장치를 순차적 단계로 나타낸 부분 단면도이다.Hereinafter, a first embodiment according to the present invention will be described in detail with reference to the drawings. 1A to 1K are sectional views showing, in sequential steps, a semiconductor device having a bipolar transistor related to a novel method of forming a semiconductor device having a bipolar transistor in a first embodiment according to the present invention.
도 1a 를 참조하면, n＋-형 반도체 기판 (1) 상에 0.5 ㎛ 내지 2 ㎛ 범위의 두께를 가지며 0.5 ohms cm 내지 3 ohms cm 의 범위의 비저항 값을 갖는 n－-형 에피택셜층 (2) 을 에피택셜하게 성장시킨다. 도시하지 않은 약 1 ㎛ 의 두께를 가지는 필드 산화막인 제 1 산화막을, 활성 영역 또는 소자 영역을 제외한 수동 영역에 선택적으로 형성한다. 동시에, n－-형 에피택셜층 (2) 상에 이산화규소막 (3) 도 형성한다. 그, 이산화규소막 (3) 상에 1000 Å 내지 2000 Å 의 범위의 두께를 갖는 베이스 폴리실리콘막 (4) 을 형성한다. 그 베이스 폴리실리콘막 (4) 의 저항을 줄이기 위해 베이스 폴리실리콘막 (4) 에 붕소와 같은 이온 불순물을 주입한다. 그 베이스 폴리실리콘막 (4) 상에 약 2000 Å 의 두께를 갖는 제1 질화규소막 (5) 을 형성한다.Referring to Figure 1a, n + - - type semiconductor substrate (1) onto a 0.5 ㎛ to 2 ㎛ range has a thickness of 0.5 ohms cm to n having a specific resistance value in the range of 3 ohms cm - type epitaxial layer (2 ) Is grown epitaxially. A first oxide film, which is a field oxide film having a thickness of about 1 mu m, not shown, is selectively formed in the passive region except the active region or the element region. At the same time, the silicon dioxide film 3 is also formed on the n - type epitaxial layer 2. On the silicon dioxide film 3, a base polysilicon film 4 having a thickness in the range of 1000 kPa to 2000 kPa is formed. In order to reduce the resistance of the base polysilicon film 4, ionic impurities such as boron are implanted into the base polysilicon film 4. On the base polysilicon film 4, a first silicon nitride film 5 having a thickness of about 2000 GPa is formed.
도 1b 를 참조하면, 포토-레지스트 기술에 의해 그 제 1 질화규소막 (5) 상에 도시하지 않은 포토-레지스트 패턴을 형성하며, 여기서 포토-레지스트 패턴은 진성 베이스 영역에 위치하는 개구를 가진다. 그 포토-레지스트 패턴을 사용하여, 진성 베이스 영역위의 제 1 질화규소막 (5) 및 베이스 폴리실리콘막 (4) 만이 선택적으로 제거되도록, 이방성 에칭 공정을 실행한다. 그 진성 베이스 영역상의 이산화규소막 (3) 을 이방성 에칭 공정에 의해 약 2000 Å 내지 3000 Å 의 범위내의 에치된 양 또는 두께만큼 조금 에칭한다. 이산화규소막 (3) 의 두께가 약 1 ㎛ 이므로, 이산화규소막 (3) 의 잔존 부분이 에피택셜층 (2) 의 표면을 완전히 덮는다. 진성 베이스 영역 및 진성 베이스 주변 영역에 300∼400 KeV 범위의 가속 에너지와 1 E12/Cm2내지 1 E13/Cm2범위의 도우즈로 인이온 (6) 의 이온-주입 공정을 행하여, 진성 베이스 영역상의 이산화규소막 (3) 의 잔존 영역을 통하여 진성 베이스 영역상의 에피택셜층 (2) 의 중간 깊이 영역으로 인이온 (6) 을 주입한다. 그 결과, 에피택셜층 (2) 에 n＋- 형 SIC 컬렉터 영역 (7) 이 선택적으로 형성되게 된다. n＋- 형 SIC 컬렉터 영역 (7) 은 에피택셜층 (2) 의 중간 깊이를 가지므로, 에피택셜층 (2) 의 상부면의 하부와 에피택셜층 (2) 의 저부상 사이에 있게된다.Referring to FIG. 1B, a photo-resist pattern (not shown) is formed on the first silicon nitride film 5 by photo-resist technology, where the photo-resist pattern has an opening located in the intrinsic base region. Using the photo-resist pattern, an anisotropic etching process is performed such that only the first silicon nitride film 5 and the base polysilicon film 4 on the intrinsic base region are selectively removed. The silicon dioxide film 3 on the intrinsic base region is slightly etched by the amount or thickness etched in the range of about 2000 kPa to 3000 kPa by the anisotropic etching process. Since the thickness of the silicon dioxide film 3 is about 1 μm, the remaining portion of the silicon dioxide film 3 completely covers the surface of the epitaxial layer 2. Intrinsic base region and intrinsic base peripheral region are subjected to ion-injection process of phosphorus ion 6 with acceleration energy in the range of 300 to 400 KeV and doses in the range of 1 E12 / Cm 2 to 1 E13 / Cm 2. The phosphorus ion 6 is implanted into the intermediate depth region of the epitaxial layer 2 on the intrinsic base region through the remaining region of the silicon dioxide film 3 on the phase. As a result, the n + -type SIC collector region 7 is selectively formed in the epitaxial layer 2. Since the n + -type SIC collector region 7 has an intermediate depth of the epitaxial layer 2, it is between the lower portion of the upper surface of the epitaxial layer 2 and the bottom of the epitaxial layer 2.
도 1c 를 참조하면, 사용한 포토-레지스트를 제거한다. 그 후, 진성 베이스 영역상의 이산화규소막 (3) 의 잔존 부분을 등방성 에칭 공정에 의해 제거하여, 에피택셜층 (2) 의 상부면을 진성 베이스 영역에 선택적으로 노출시킨다.Referring to FIG. 1C, the used photo-resist is removed. Thereafter, the remaining portion of the silicon dioxide film 3 on the intrinsic base region is removed by an isotropic etching process to selectively expose the upper surface of the epitaxial layer 2 to the intrinsic base region.
도 1d 를 참조하면, 이산화규소막 (3) 의 등방성 에칭 공정을 계속하여 이산화규소막 (3) 을 수평방향으로 사이드-에칭하여, 베이스 폴리실리콘막 (4) 의 수평 돌출 부분 (4a) 을 형성하고 그 베이스 폴리실리콘막 (4) 의 수평 돌출 부분 (4a) 의 하부에 갭 (3a) 을 형성함으로써, 갭 (3a) 이 이산화규소막 (3) 과 같은 높이를 갖게되며, 진성 베이스 영역의 주변 영역상에 위치된다.Referring to FIG. 1D, the isotropic etching process of the silicon dioxide film 3 is continued, and the silicon dioxide film 3 is side-etched in the horizontal direction to form a horizontal projecting portion 4a of the base polysilicon film 4. And forming a gap 3a below the horizontally protruding portion 4a of the base polysilicon film 4 so that the gap 3a has the same height as the silicon dioxide film 3, and the periphery of the intrinsic base region. Located on the area.
도 1e 를 참조하면, 질화규소막 (5) 의 상부면 뿐만 아니라 에피택셜층 (2) 의 노출된 상부면 상부, 베이스 폴리실리콘막 (4) 과 질화규소막 (5) 의 적층체의 측벽상에 연장하는, 폴리실리콘막 (8) 을 전체적으로 형성하여, 베이스 폴리실리콘막 (4) 의 수평 돌출 부분 (4a) 하부에 위치하는 갭 (3a) 을 폴리실리콘막 (8) 의 갭-충진 실리콘층 (8a) 으로 충진한다. 폴리실리콘막 (8) 은 400 Å의 두께를 갖는다.Referring to FIG. 1E, it extends not only on the top surface of the silicon nitride film 5 but also on the exposed top surface of the epitaxial layer 2, on the sidewalls of the laminate of the base polysilicon film 4 and the silicon nitride film 5. The polysilicon film 8 is formed as a whole, and the gap 3a located below the horizontal protruding portion 4a of the base polysilicon film 4 is filled with the gap-filled silicon layer 8a of the polysilicon film 8. Fill with). The polysilicon film 8 has a thickness of 400 kPa.
도 1f 를 참조하면, 산소 분위기에서 30 초 동안 1050 ℃ 의 온도에서 램프 어닐을 행하여 폴리실리콘막 (8) 을 산화시켜, 갭-충진 폴리실리콘층 (8a) 을 제외한 폴리실리콘막 (8) 을 산화규소막 (8-1) 으로 되게한다. 즉, 베이스 폴리실리콘막 (4) 의 수평 돌출 부분 (4a) 하부에 갭 (3a) 을 채우는 갭-충진 폴리실리콘층 (8a) 이 잔존한다. 이 램프 어닐에 의해 베이스 폴리실리콘막 (4) 에서 갭-충진 폴리실리콘층 (8a) 으로의 불순물의 열확산이 유발됨으로써, 갭-충진 폴리실리콘층 (8a) 의 저항이 감소하게 된다.Referring to FIG. 1F, lamp annealing is carried out at a temperature of 1050 ° C. for 30 seconds in an oxygen atmosphere to oxidize the polysilicon film 8 to oxidize the polysilicon film 8 except for the gap-filled polysilicon layer 8a. Silicon film 8-1. That is, a gap-filled polysilicon layer 8a that fills the gap 3a remains below the horizontal protruding portion 4a of the base polysilicon film 4. This lamp annealing causes thermal diffusion of impurities from the base polysilicon film 4 to the gap-filled polysilicon layer 8a, thereby reducing the resistance of the gap-filled polysilicon layer 8a.
도 1g 를 참조하면, 상술한 바와 같이, 폴리실리콘층 (8) 은, 질화규소막(5) 상부면상 뿐만 아니라 진성 베이스 영역의 에피택셜층 (2) 의 상부면상과 베이스 폴리실리콘막 (4) 과 질화규소막 (5) 의 적층체의 측벽상에서 연장한다. 폴리실리콘층 (8) 은 희석된 불산용액에 의해 제거하여, 질화규소막 (5) 의 상부면 및 갭-충진 폴리실리콘층 (8a) 의 측면 에지 뿐만 아니라 진성 베이스 영역의 에피택셜층 (2) 의 상부면, 베이스 폴리실리콘막 (4) 과 질화규소막 (5) 의 적층체의 측벽을 노출시킨다. 그 노출된 진성 베이스 영역의 에피택셜층 (2) 의 상부면상 및 베이스 폴리실리콘막 (4) 의 측벽상에 100 Å 의 두께를 갖는 이산화규소막 (9) 을 선택적으로 형성함으로써, 이산화규소막 (9) 이 갭-충진 폴리실리콘층 (8a) 의 측면 에지와 접촉하지만, 질화규소막 (5) 의 측벽 및 상부면은 노출된 채로 잔존한다.Referring to FIG. 1G, as described above, the polysilicon layer 8 is formed on the upper surface of the epitaxial layer 2 of the intrinsic base region as well as on the upper surface of the silicon nitride film 5 and the base polysilicon film 4. It extends on the side wall of the laminated body of the silicon nitride film 5. The polysilicon layer 8 is removed by dilute hydrofluoric acid solution, so that the upper surface of the silicon nitride film 5 and the side edges of the gap-filled polysilicon layer 8a as well as the epitaxial layer 2 of the intrinsic base region The upper surface and sidewalls of the laminate of the base polysilicon film 4 and the silicon nitride film 5 are exposed. By selectively forming a silicon dioxide film 9 having a thickness of 100 μs on the upper surface of the epitaxial layer 2 of the exposed intrinsic base region and on the sidewall of the base polysilicon film 4, the silicon dioxide film ( 9) While in contact with the side edges of the gap-filled polysilicon layer 8a, the sidewalls and the top surface of the silicon nitride film 5 remain exposed.
도 1h 를 참조하면, 진성 베이스 영역 및 진성 베이스 영역의 주변 영역 내로 10 ∼30 KeV 범위의 가속 에너지와 1 E13/Cm2내지 5 E13/Cm2의 도우즈로 BF2＋의 이온-주입 공정을 실행하여, BF2＋이온을 진성 베이스 영역상의 이산화규소막 (9) 을 통하여 진성 베이스 영역의 n＋-형 SIC 컬렉터 영역 (7) 상의 에피택셜층 (2) 의 상부 영역으로 주입한다. 그 결과, n＋-형 SIC 컬렉터 영역 (7) 상의 에피택셜층 (2) 과 진성 베이스 영역상에 베이스 영역 (11) 이 선택적으로 형성되며, 베이스 영역 (11) 의 저부은 n＋-형 SIC 컬렉터 영역 (7) 의 상부면과 접촉하지만, 베이스 영역 (11) 의 상부면은 에피택셜층 (2) 의 상부 높이에 위치한다.Referring to FIG. 1H, an ion-implantation process of BF 2+ is carried out with an acceleration energy in the range of 10 to 30 KeV and a dose of 1 E13 / Cm 2 to 5 E13 / Cm 2 into the intrinsic base region and the peripheral region of the intrinsic base region. Then, BF 2+ ions are implanted into the upper region of the epitaxial layer 2 on the n + -type SIC collector region 7 of the intrinsic base region through the silicon dioxide film 9 on the intrinsic base region. As a result, the base region 11 is selectively formed on the epitaxial layer 2 on the n + -type SIC collector region 7 and the intrinsic base region, and the bottom of the base region 11 is an n + -type SIC. While in contact with the top surface of the collector region 7, the top surface of the base region 11 is located at the top height of the epitaxial layer 2.
도 1i 를 참조하면, 이 이산화규소막 (11) 이 이산화규소막 (9), 질화규소막 (5) 의 측벽 및 상부면상에 연장하도록, 100 Å 내지 300 Å 범위의 두께를 갖는 이산화규소막 (11) 을 전체적으로 형성한다. 또한, 이산화규소막 (11) 상에 1200 Å 내지 2000 Å 의 범위의 두께를 갖는 질화규소막 (12) 을 전체적으로 형성한다. 이산화규소막 (9) 뿐만 아니라 이산화규소막 (11) 과 질화규소막 (12) 의 적층체를 드라이 에칭 공정에 의해 선택적으로 에치-백 처리하여, 이산화규소막 (11) 과 질화규소막 (12) 과의 적층체를 베이스 폴리실리콘막 (4) 및 질화규소막 (5) 의 측벽상에 잔존시키고, 이산화규소막 (9) 은 이산화규소막 (11) 과 접촉을 유지시킨다. 그 결과, 베이스 폴리실리콘막 (4) 및 질화규소막 (5) 의 적층체의 측벽상에 이산화규소막 (11) 및 질화규소막 (12) 의 적층체로 이루어지는 이층 측벽 산화막이 형성되게 된다. 이층 측벽 산화막은 진성 베이스 영역상에 위치하게 된다.Referring to FIG. 1I, a silicon dioxide film 11 having a thickness in the range of 100 kV to 300 kV so that the silicon dioxide film 11 extends on the silicon dioxide film 9, the sidewalls and the upper surface of the silicon nitride film 5. ) As a whole. Further, the silicon nitride film 12 having a thickness in the range of 1200 Pa to 2000 Pa is formed on the silicon dioxide film 11 as a whole. The silicon dioxide film 9 as well as the laminate of the silicon dioxide film 11 and the silicon nitride film 12 were selectively etched back by a dry etching process, so that the silicon dioxide film 11 and the silicon nitride film 12 and The laminated body of is left on the sidewalls of the base polysilicon film 4 and the silicon nitride film 5, and the silicon dioxide film 9 keeps in contact with the silicon dioxide film 11. As a result, a two-layer sidewall oxide film made of a laminate of the silicon dioxide film 11 and the silicon nitride film 12 is formed on the sidewalls of the laminate of the base polysilicon film 4 and the silicon nitride film 5. The bilayer sidewall oxide film is located on the intrinsic base region.
도 1j 를 참조하면, 진성 베이스 영역상 및 진성 베이스 영역의 주변 영역상에 이미터 폴리실리콘막 (13) 을 상압 화학 기상 증착법에 의해 선택적으로 형성하여, 진성 베이스 영역의 주변 영역의 질화규소막 (5), 질화규소막 (12) 및 이산화규소막 (11) 의 상부면 뿐만 아니라 베이스 영역 (10) 의 노출된 상부면 및 질화규소막 (12) 상에, 이미터 폴리실리콘막 (13) 을 연장한다. 이 이미터 폴리실리콘막 (13) 은 2000 Å의 두께를 가진다. 60 KeV 의 가속 에너지와 1E16/cm2의 도우즈로 베이스 영역 (10) 으로 비소 이온을 주입하는 이온-주입을 행하여, 베이스 영역 (10) 상 및 진성 베이스 영역상의 이미터 폴리실리콘막 (13) 의 비프 (beep) 영역에 비소 이온을 주입한다. 그 후, 열처리를 행하여, 베이스 영역 (10) 의 상부 영역 내부로 비소 이온을 열확산시켜, 베이스 영역 (10) 의 상부 영역을 이미터 폴리실리콘막 (13) 의 바닥과 접촉시킨다. 이 열확산의 결과로, 이 베이스 영역 (10) 의 상부 영역에 이미터 영역 (14) 이 선택적으로 형성하게 된다. 또한, 이 열 처리에 의해 갭-충진 폴리실리콘층 (8a) 의 불순물을 에피택셜층 (2) 의 접속 부분 (8b) 내로 열확산시키며, 여기서 에피택셜층 (2) 의 접속 부분 (8b) 은 갭-충진 폴리실리콘층 (8a) 의 직하부와 베이스 영역 (10) 의 외측에 위치되므로, 에피택셜층 (2) 의 접속 부분 (8b) 의 저항이 감소하게 된다. 그 결과, 베이스 영역 (10) 은 접속 부분 (8b) 및 갭-충진 폴리실리콘층 (8a) 을 통하여 베이스 폴링실리콘막 (4) 에 전기적으로 접속되게 된다.Referring to FIG. 1J, the emitter polysilicon film 13 is selectively formed on the intrinsic base region and on the peripheral region of the intrinsic base region by atmospheric pressure chemical vapor deposition, so that the silicon nitride film 5 in the peripheral region of the intrinsic base region (5). ), The emitter polysilicon film 13 extends not only on the top surfaces of the silicon nitride film 12 and the silicon dioxide film 11, but also on the exposed top surface of the base region 10 and the silicon nitride film 12. This emitter polysilicon film 13 has a thickness of 2000 mm 3. An ion-implanted implantation of arsenic ions into the base region 10 with an acceleration energy of 60 KeV and a dose of 1E16 / cm 2 is performed to emitter polysilicon film 13 on the base region 10 and on the intrinsic base region. Inject arsenic ions into the beep region of. Thereafter, heat treatment is performed to thermally diffuse arsenic ions into the upper region of the base region 10 to bring the upper region of the base region 10 into contact with the bottom of the emitter polysilicon film 13. As a result of this thermal diffusion, the emitter region 14 is selectively formed in the upper region of the base region 10. This heat treatment also thermally diffuses the impurities of the gap-filled polysilicon layer 8a into the connection portion 8b of the epitaxial layer 2, where the connection portion 8b of the epitaxial layer 2 is a gap. -Located directly underneath the filled polysilicon layer 8a and outside the base region 10, the resistance of the connecting portion 8b of the epitaxial layer 2 is reduced. As a result, the base region 10 is electrically connected to the base polling silicon film 4 via the connecting portion 8b and the gap-filled polysilicon layer 8a.
도 1k 를 참조하면, 포토리소그래피 기술에 의해 이미터 폴리실리콘막 (13) 을 패턴시킨다. 그 후, 콘택홀 (15) 이 베이스 폴리실리콘막 (4) 의 상부면에 도달하도록, 또 다른 포토리소그래픽 기술에 의해 질화규소막 (5) 에 콘택홀 (15) 을 형성한다. Al-Cl 합금을 스퍼터링법에 의해 전체적으로 증착하여, 콘택홀 (15) 내부 뿐만 아니라 질화규소막 (5) 상부 및 이미터 폴리실리콘막 (13) 상에 연장하는 Al-Cl 합금층을 형성함으로써, 콘택홀 (15) 내부의 Al-Cl 합금층이 베이스 폴리실리콘막 (4) 의 상부면과 접촉하게 된다. 이 Al-Cl 합금층을 포토리소그래피 기술에 의해 패턴시켜, 이미터 폴리실리콘막 (13) 의 상부면상에 이미터 전극 (16) 을 형성할 뿐만 아니라 콘택홀 (15) 의 내부와 상부에 베이스 전극 (17) 을형성한다. 이미터 전극 (16) 은 이미터 폴리실리콘막 (13) 을 통하여 이미터 영역 (14) 에 전기적으로 접속된다. 베이스 전극 (17) 은 베이스 폴리실리콘막 (4), 갭-충진 폴리실리콘층 (8a) 및 접속 부분 (8b) 를 통하여 베이스 영역 (10) 에 전기적으로 접속된다.Referring to FIG. 1K, the emitter polysilicon film 13 is patterned by photolithography technique. Thereafter, the contact hole 15 is formed in the silicon nitride film 5 by another photolithographic technique so that the contact hole 15 reaches the upper surface of the base polysilicon film 4. The Al-Cl alloy is entirely deposited by sputtering to form an Al-Cl alloy layer extending not only inside the contact hole 15 but also on the silicon nitride film 5 and the emitter polysilicon film 13. The Al-Cl alloy layer inside the hole 15 comes into contact with the upper surface of the base polysilicon film 4. The Al-Cl alloy layer is patterned by photolithography to form an emitter electrode 16 on the upper surface of the emitter polysilicon film 13, as well as a base electrode on and inside the contact hole 15. (17) is formed. The emitter electrode 16 is electrically connected to the emitter region 14 via the emitter polysilicon film 13. The base electrode 17 is electrically connected to the base region 10 through the base polysilicon film 4, the gap-filled polysilicon layer 8a and the connecting portion 8b.
도 2a 는 본 발명의 상기 제 1 실시예에 따라 새로운 제조 방법에 의해 형성되는 바이폴라 트랜지스터의 이미터 영역, 베이스 영역 및 컬렉터 영역의 불순물 프로파일 다이어그램을 나타낸 것이다. 도 2b 는 일본 특개평 7-307047 호에 개시된 종래의 제조 방법에 의해 형성되는 바이폴라 트랜지스터의 이미터 영역, 베이스 영역, 및 컬렉터 영역의 불순물 프로파일의 선도를 나타낸 것이다.FIG. 2A shows an impurity profile diagram of the emitter region, base region and collector region of a bipolar transistor formed by a novel fabrication method according to the first embodiment of the present invention. FIG. 2B shows a diagram of the impurity profile of the emitter region, the base region, and the collector region of the bipolar transistor formed by the conventional manufacturing method disclosed in Japanese Patent Laid-Open No. 7-307047.
본 발명의 제 1 실시예에 따라서, 베이스 폴리실리콘막 (4) 을 성장시킨 후, 이산화규소막 (3) 에 매우 작은 변화 때문에, 램프 어닐을 행한다. 5-인치의 웨이퍼에서 400 Å 두께의 폴리실리콘막을 산화시키는 경우, 변화는 약 5 Å이다. 그 후, 베이스 불순물 BF2＋을 주입하기 전에 폴리실리콘막에 대한 산화규소막의 선택 에칭율이 큰 완충불산을 사용하여 소정의 폭만큼 수평 방향으로 산화규소막을 사이드-에칭하며, 그 후, 이미터 폴리실리콘막을 형성한다. 이런 이유들 때문에, n＋-기판과 컬렉터 사이의 거리 변화가 작다. 베이스 영역의 베이스 폭 "WB" 가 변하지 않아, 바이폴라 트랜지스터의 고주파 성능의 변화가 억제되게 된다.According to the first embodiment of the present invention, after growing the base polysilicon film 4, the lamp annealing is performed because of the very small change in the silicon dioxide film 3. In the case of oxidizing a polysilicon film of 400 mW thickness on a 5-inch wafer, the change is about 5 mW. Thereafter, before implanting the base impurity BF 2+ , the silicon oxide film is side-etched in the horizontal direction by a predetermined width using a buffered hydrofluoric acid having a large selective etching rate of the silicon oxide film with respect to the polysilicon film, and then the emitter poly A silicon film is formed. For these reasons, the change in distance between the n + -substrate and the collector is small. The base width " WB " of the base region does not change, so that the change in the high frequency performance of the bipolar transistor is suppressed.
본 발명의 새로운 방법과 반대로, 상기 일본 특개평 7-307047 호에 개시된종래의 방법에 따르면, SIC 인 이온-주입공정을 행한 후, 실리콘 표면을 에칭시킴으로써, 베이스 표면 및 n＋-형 기판사이의 거리가 변하게 된다. 베이스 폭은 실리콘 표면의 에칭양에 의해 변화한다. 이 베이스 영역의 폭의 변화는 바이폴라 프랜지스터의 고주파 성능 또는 특성에 변화를 유발한다.Contrary to the novel method of the present invention, according to the conventional method disclosed in Japanese Patent Laid-Open No. 7-307047, after performing an ion-injection process of SIC, the silicon surface is etched, thereby, between the base surface and the n + -type substrate. The distance will change. The base width changes with the amount of etching on the silicon surface. A change in the width of this base region causes a change in the high frequency performance or characteristics of the bipolar transistor.
예를 들면, 바이폴라 트랜지스터의 전형적인 고주파 성능 또는 특성 "fT" 은 다음의 식,For example, the typical high frequency performance or characteristic "fT" of a bipolar transistor is given by
FT ＝ 1/2(e＋b ＋c＋x)FT = 1/2 ( e + b + c + x)
으로 주어지며Given by
여기서,e ＝ kTCte/qIc,b ＝ WB2/NDn, Dn ＝ kTμB,c ＝ rcs*Ccb,x ＝Xs/2vx, k 는 볼츠만 상수이고, T 는 절대온도이며, Cte 는 이미터 커패시터이고, q 는 전자의 단위 전하이며, Ic 는 컬렉터 전류이고, WB 는 베이스 폭이며, N 은 정수이고, μB 는 전자 이동도이며, rcs 는 컬렉터 레지스턴스이고, Ccb 는 컬렉터 커패시턴스이며, Xs 는 컬렉터 공간 전하 영역의 폭이고, 및 vx 는 컬렉터 공간 전하 영역의 주행 포화 속도이다.here, e = kTCte / qIc, b = WB2 / NDn, Dn = kTμB, c = rcs * Ccb, x = Xs / 2vx, k is Boltzmann's constant, T is absolute temperature, Cte is emitter capacitor, q is unit charge of electron, Ic is collector current, WB is base width, N is integer, μB is the electron mobility, rcs is the collector resistance, Ccb is the collector capacitance, Xs is the width of the collector space charge region, and vx is the running saturation speed of the collector space charge region.
예를 들면, 실리콘 표면의 에칭양이 1000 Å 으로부터 700 Å까지 변화하는 경우,b 는 약 1/2 로 감소한다. 실리콘 표면의 에칭 양이 1000 Å 으로부터 1300 Å까지 변하는 경우,b 는 1.7 배 증가한다. 즉, 실리콘 표면의 에칭양의 변화가 바이폴라 트랜지스터의 fT 변화를 유발한다.For example, when the etching amount of the silicon surface changes from 1000 kPa to 700 kPa, b decreases to about 1/2. When the amount of etching on the silicon surface varies from 1000 mW to 1300 mW, b is increased 1.7 times. That is, the change in the etching amount of the silicon surface causes the fT change of the bipolar transistor.
이와 반대로, 본 발명에 따르면, 베이스 폭은 5 Å 내에서 변화하고, 바이폴라 트랜지스터의 fT 에서 거의 변화 하지 않는다. 즉, 본 발명은 베이스 폭의 변화를 억제하는 효과를 제공하므로, 고주파 성능에서 거의 변화가 없다.In contrast, according to the present invention, the base width varies within 5 mW and hardly changes at fT of the bipolar transistor. That is, the present invention provides the effect of suppressing the change in the base width, so that there is little change in the high frequency performance.
상술한 본 발명의 제 1 실시예는 PNP 바이폴라 트랜지스터에 적용할 수도 있다.The first embodiment of the present invention described above may be applied to a PNP bipolar transistor.
상술한 본 발명의 제 1 실시예는 바이폴라 트랜지스터에 적용할 수 있으며, 여기서 기판의 상부면에 컬렉터 (17) 의 상부면이 위치하지만, 에피택셜층 (2) 은 제공되지 않는다.The first embodiment of the present invention described above can be applied to a bipolar transistor, in which the upper surface of the collector 17 is located on the upper surface of the substrate, but the epitaxial layer 2 is not provided.
본 발명의 변형예는 당업자에게는 명백하지만, 도시 및 설명한 실시예는 한정하려는 것이 아니다. 따라서, 본 발명의 정신과 범주에 속하는 모든 변형예들을 청구범위에 포함시키려는 것이다.Modifications of the invention are apparent to those skilled in the art, but the embodiments shown and described are not intended to be limiting. Accordingly, it is intended that the present invention cover all such modifications as fall within the spirit and scope of the invention.
본 발명의 제 1 실시예에 따라서, 베이스 폴리실리콘막 (4) 을 성장시킨 후, 이산화규소막 (3) 에 매우 작은 변화 때문에, 램프 어닐을 행한다. 5-인치의 웨이퍼에서 400 Å 두께의 폴리실리콘막을 산화시키는 경우, 변화는 약 5 Å이다. 그 후, 베이스 불순물 BF2＋을 주입하기 전에 폴리실리콘막에 대한 산화규소막의 선택 에칭율이 큰 완충불산을 사용하여 소정의 폭만큼 수평 방향으로 산화규소막을 사이드-에칭하며, 그 후, 이미터 폴리실리콘막을 형성한다. 이런 이유들 때문에, n＋-기판과 컬렉터 사이의 거리 변화가 작다. 베이스 영역의 베이스 폭 "WB" 가 변하지 않아, 바이폴라 트랜지스터의 고주파 성능의 변화가 억제되게 된다.According to the first embodiment of the present invention, after growing the base polysilicon film 4, the lamp annealing is performed because of the very small change in the silicon dioxide film 3. In the case of oxidizing a polysilicon film of 400 mW thickness on a 5-inch wafer, the change is about 5 mW. Thereafter, before implanting the base impurity BF 2+ , the silicon oxide film is side-etched in the horizontal direction by a predetermined width using a buffered hydrofluoric acid having a large selective etching rate of the silicon oxide film with respect to the polysilicon film, and then the emitter poly A silicon film is formed. For these reasons, the change in distance between the n + -substrate and the collector is small. The base width " WB " of the base region does not change, so that the change in the high frequency performance of the bipolar transistor is suppressed.
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