KR100345515B1 - a manufacturing method of a semiconductor device - Google Patents
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Abstract
기판 위의 한 영역에는 게이트 산화막과 게이트 전극이 형성되어 단일 게이트 구조를 이루고 있고 나머지 한 영역에는 게이트 산화막과 고립 게이트 전극, 절연막, 제어 게이트 전극이 형성되어 이중 게이트 구조를 이루고 있다. 각각의 게이트 전극을 중심으로 기판의 양쪽에는 소스 및 드레인 영역이 형성되어 있고 게이트 전극과 소스 및 드레인 영역 상부에는 실리사이드막이 형성되어 있으며, 이들은 층간 절연막으로 덮여 있다. 이와 같은 구조에서 층간 절연막 위에 감광막을 도포한 후, 제1 및 제2 마스크를 이용한 노광 및 현상 공정을 통해 제어 게이트 전극 상부에 두께가 얇고 게이트 전극과 소스 및 드레인 영역 상부에 두께가 없는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로 감광막 패턴과 층간 절연막을 함께 식각하여 각 영역의 실리사이드막을 드러내는 접촉 구멍을 형성한다. 이와 같이 하면 제어 게이트 전극 위의 층간 절연막이 다른 부분에 비해 얇아도 층간 절연막의 식각비가 감광막의 식각비에 비해 큰 식각 조건으로 식각하므로 제어 게이트 전극 위의 실리사이드막이 식각되는 것을 방지할 수 있다.A gate oxide film and a gate electrode are formed in one region on the substrate to form a single gate structure, and a gate oxide film, an isolated gate electrode, an insulating film, and a control gate electrode are formed in the other region to form a double gate structure. Source and drain regions are formed on both sides of the substrate around each gate electrode, and silicide films are formed on the gate electrode and the source and drain regions, and they are covered with an interlayer insulating film. In such a structure, after the photoresist is applied over the interlayer insulating layer, a photoresist pattern having a thin thickness on the top of the control gate electrode and a thickness on the gate electrode and the source and drain regions is formed through the exposure and development processes using the first and second masks. Form. Subsequently, the photoresist pattern and the interlayer insulating layer are etched together using the photoresist pattern as a mask to form a contact hole that exposes the silicide film of each region. In this case, even if the interlayer insulating film on the control gate electrode is thinner than other portions, the etch ratio of the interlayer insulating film is etched under a large etching condition compared to that of the photosensitive film, thereby preventing the silicide film on the control gate electrode from being etched.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device.
일반적으로 모스(MOS: metal oxide semiconductor) 트랜지스터는 반도체 기판 위에 형성되어 있는 게이트 전극과 기판 내에 형성되어 있으며 게이트 전극의 양쪽에 위치하는 소스 및 드레인 영역을 포함한다. 게이트 전극과 드레인 전극 사이의 전위차가 임계 전압 이상 또는 이하인 경우에는 게이트 전극의 하부의 소스 영역과 드레인 영역 사이에 채널이 형성되고, 소스 전극과 드레인 전극 사이에는 채널을 통해 전류가 흐르게 된다.In general, a metal oxide semiconductor (MOS) transistor includes a gate electrode formed on a semiconductor substrate and a source and drain region formed in the substrate and positioned at both sides of the gate electrode. When the potential difference between the gate electrode and the drain electrode is greater than or less than the threshold voltage, a channel is formed between the source region and the drain region under the gate electrode, and a current flows through the channel between the source electrode and the drain electrode.
이러한 모스 트랜지스터는 이중 게이트 구조를 가질 수도 있는데 기판 위에게이트 산화막, 고립(floating) 게이트 전극, 절연막, 제어(control) 게이트 전극이 차례로 형성되어 있는 구조로서 고립 게이트 전극은 전기적으로 고립되어 있다. 제어 게이트 전극과 드레인 전극에 전압을 인가하면 드레인 전극 부근에서 발생하는 고에너지를 가진 전자가 게이트 산화막의 전위 장벽을 넘어 고립 게이트 전극에 주입된다. 이렇게 하면 고립 게이트 전극에 주입된 전자의 전하량에 의해 트랜지스터의 문턱 전압 값이 변하게 된다. 한편, 게이트 산화막의 전위 장벽 이상의 에너지를 가진 자외선을 조사하거나 전기적인 방법을 써서 고립 게이트 전극에 축적된 전자는 다시 기판으로 돌아가게 된다.The MOS transistor may have a double gate structure in which a gate oxide film, a floating gate electrode, an insulating film, and a control gate electrode are sequentially formed on a substrate, and the isolated gate electrode is electrically isolated. When a voltage is applied to the control gate electrode and the drain electrode, electrons having high energy generated near the drain electrode are injected into the isolated gate electrode over the potential barrier of the gate oxide film. In this case, the threshold voltage value of the transistor is changed by the amount of electrons injected into the isolated gate electrode. On the other hand, electrons accumulated in the isolated gate electrode by irradiating ultraviolet rays having energy above the potential barrier of the gate oxide film or using an electrical method are returned to the substrate.
이러한 이중 게이트 구조의 트랜지스터는 플래시 메모리(flash memory) 따위에 사용되는데 내장형(embedded) 플래시 메모리에서는 플래시 메모리와 로직(logic) 부분이 동시에 존재하여 로직 부분에는 단일 게이트 구조가 사용되기 때문에 이중 게이트 구조와 단일 게이트 구조가 동시에 존재한다.Such a double gate transistor is used for a flash memory. In an embedded flash memory, a flash memory and a logic part exist at the same time and a single gate structure is used for the logic part. Single gate structures exist simultaneously.
이와 같이 이중 게이트 구조와 단일 게이트 구조가 한 기판에 동시에 존재하는 반도체 소자에서는 통상 이중 게이트 구조의 제어 게이트 전극이나 단일 게이트 구조의 게이트 전극이 다결정 규소로 이루어지기 때문에 금속 배선과의 접촉 저항을 줄이기 위해 상부에 실리사이드막을 두는 것이 보통이다. 또한, 소스 및 드레인 영역과 금속 배선과의 접촉 저항을 줄이기 위해서도 실리사이드막을 상부에 둔다. 이들 실리사이드막은 통상 평탄화된 절연막으로 덮이며 이 평탄화된 절연막에 금속 배선과의 연결을 위한 접촉 구멍을 뚫는다. 그런데, 절연막의 두께가 제어 게이트 전극, 게이트 전극과 소스 및 드레인 영역 상부에서 각각 다르며, 특히 제어 게이트 전극 위의 두께가 얇다. 따라서 소스 및 드레인 영역 상부의 실리사이드막까지 노출되도록 절연막을 식각하는 동안 제어 게이트 전극 상부의 실리사이드막이 과도 식각(overetch)되어 이후 접촉 구멍을 채우는 도전막과의 접촉 저항이 커지는 문제점이 발생한다.As described above, in a semiconductor device in which a double gate structure and a single gate structure exist simultaneously on one substrate, the control gate electrode of the double gate structure or the gate electrode of the single gate structure is made of polycrystalline silicon. It is common to put a silicide film on top. In addition, the silicide film is placed on top to reduce the contact resistance between the source and drain regions and the metal wiring. These silicide films are usually covered with a flattened insulating film, and the flattened insulating film is drilled with contact holes for connection with metal wiring. However, the thickness of the insulating film is different in the control gate electrode, the gate electrode and the source and drain regions, respectively, and in particular, the thickness on the control gate electrode is thin. Accordingly, while the insulating layer is etched to expose the silicide layer on the source and drain regions, the silicide layer on the control gate electrode is overetched, resulting in a large contact resistance with the conductive layer filling the contact hole.
본 발명이 이루고자 하는 기술적 과제는 접촉 구멍 형성 시에 게이트 전극 상부의 실리사이드막이 과다하게 식각되는 것을 방지하는 것이다.An object of the present invention is to prevent excessive etching of the silicide layer on the gate electrode when forming contact holes.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention according to a process sequence thereof.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 감광막 패턴 형성 방법을 도시한 단면도이다.4A and 4B are cross-sectional views illustrating a method of forming a photosensitive film pattern according to another exemplary embodiment of the present invention.
이러한 과제를 달성하기 위하여 본 발명에서는 이중 게이트 전극 상부에 얇은 감광막 패턴을 남기고 이 감광막 패턴과 층간 절연막을 함께 식각한다.In order to achieve the above object, in the present invention, a thin photoresist pattern is left on the double gate electrode, and the photoresist pattern and the interlayer insulating layer are etched together.
본 발명에 따르면, 제1 게이트 전극과 제1 게이트 전극의 높이보다 높은 제2 게이트 전극이 상부에 형성되어 있고, 제1 및 제2 게이트 전극을 중심으로 양쪽에 각각 형성되어 있는 소스 및 드레인 영역을 가지고 있는 반도체 기판 위에 층간 절연막을 증착한다. 이어, 층간 절연막을 평탄화한다. 이어, 제2 게이트 전극 상부에 위치하며 제1 두께를 갖는 제1 부분과 제1 게이트 전극과 소스 및 드레인 영역 상부에 위치하며 두께가 없는 제2 부분과 제1 두께보다 두꺼운 두께를 갖는 나머지 제3 부분을 포함하는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로 하여 감광막 패턴과 층간 절연막을 함께 식각한다.According to the present invention, a source and drain region having a first gate electrode and a second gate electrode that is higher than the height of the first gate electrode and formed on both sides of the first and second gate electrodes may be formed. An interlayer insulating film is deposited on the semiconductor substrate. Next, the interlayer insulating film is planarized. Subsequently, a first portion having a first thickness and a first portion having a first thickness and a second portion having a thickness greater than the first thickness and having a thickness greater than the first thickness is disposed above the first gate electrode and the source and drain regions. A photosensitive film pattern including a portion is formed. Subsequently, the photoresist pattern and the interlayer insulating layer are etched together using the photoresist pattern as a mask.
감광막 패턴을 형성할 때는 우선 층간 절연막 위에 감광막을 도포하고 제1 부분을 노출시키는 제1 마스크를 이용하여 제1 노광 공정을 실시하며, 이어 제2 부분을 노출시키는 제2 마스크를 이용하여 제2 노광 공정을 실시한다. 이어, 제1 현상 공정을 통해 감광막 패턴을 형성한다.When forming the photoresist pattern, first apply a photoresist film on the interlayer insulating film and perform a first exposure process using a first mask that exposes the first portion, followed by a second exposure using a second mask that exposes the second portion Carry out the process. Next, a photosensitive film pattern is formed through a first developing process.
여기서, 제1 노광과 제2 노광 단계 사이에 제2 현상 공정을 실시할 수도 있다.Here, the second developing step may be performed between the first exposure step and the second exposure step.
제2 노광 단계에서는 제1 노광 단계에서의 노광 에너지보다 크게 하거나 현상 시간을 길게 실시하는 것이 바람직하다.In the second exposure step, it is preferable to carry out the development energy longer than the exposure energy in the first exposure step.
한편, 제1 현상 단계에서의 현상 시간은 제2 현상 단계에서의 현상 시간보다 길게 하며, 제2 노광 단계에서의 노광 에너지는 제1 노광 단계에서의 노광 에너지보다 큰 것이 바람직하다.On the other hand, the development time in the first development step is longer than the development time in the second development step, and the exposure energy in the second exposure step is preferably greater than the exposure energy in the first exposure step.
이러한 본 발명의 제조 방법에서는 제2 게이트 전극 위의 층간 절연막이 다른 부분에 비해 얇아도 층간 절연막과 감광막의 선택비가 높아 제2 게이트 전극이 식각되는 것을 방지할 수 있다.In the manufacturing method of the present invention, even if the interlayer insulating film on the second gate electrode is thinner than other portions, the selectivity between the interlayer insulating film and the photoresist film is high, thereby preventing the second gate electrode from being etched.
그러면, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Next, a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the same.
도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3.
먼저, 한 기판에 단일 게이트와 이중 게이트가 함께 존재하는 구조에 대하여 도 1을 참조하여 설명한다. 이때, 단일 게이트 구조가 존재하는 영역을 Ⅰ 영역으로 하고 이중 게이트 구조가 존재하는 영역을 Ⅱ 영역으로 정의한다.First, a structure in which a single gate and a double gate exist together on a substrate will be described with reference to FIG. 1. At this time, the region in which the single gate structure exists is defined as the region I, and the region in which the double gate structure exists is defined as the region II.
도 1에서와 같이, 기판(1)이 일정한 깊이로 식각된 소자 분리용 트렌치(2, 22)가 형성되어 있고, 트렌치(2, 22) 벽에 라이너(liner) 산화막(3, 23)이 형성되어 있으며 트렌치(2, 22) 내부는 절연막(4, 24)으로 채워져 있다.As shown in FIG. 1, trenches 2 and 22 for device isolation having the substrate 1 etched to a predetermined depth are formed, and liner oxide films 3 and 23 are formed on the walls of the trenches 2 and 22. The trenches 2 and 22 are filled with insulating films 4 and 24.
Ⅰ 영역을 보면, 기판(1) 위에 게이트 산화막(5)이 있고 그 위에 다결정 규소로 이루어진 게이트 전극(6)이 형성되어 단일 게이트를 이루고 있다. Ⅱ 영역에는 기판(1) 위에 게이트 산화막(25), 다결정 규소로 이루어진 고립 게이트 전극(26), 절연막(27) 및 다결정 규소로 이루어진 제어 게이트 전극(28)이 차례로 형성되어 이중 게이트를 이루고 있다.In the region I, a gate oxide film 5 is formed on the substrate 1 and a gate electrode 6 made of polycrystalline silicon is formed thereon to form a single gate. In the region II, a gate oxide film 25, an isolated gate electrode 26 made of polycrystalline silicon, an insulating film 27, and a control gate electrode 28 made of polycrystalline silicon are sequentially formed on the substrate 1 to form a double gate.
또한, Ⅰ 영역 및 Ⅱ 영역에는 게이트 전극(6, 26, 28)을 중심으로 기판(1)의 양쪽에 불순물이 이온 주입되어 형성된 소스 영역(9, 29) 및 드레인 영역(10, 30)이 있고, 단일 게이트 구조 및 이중 게이트 구조의 측벽에는 각각 스페이서(11, 31)가 형성되어 있다.In addition, the region I and the region II include source regions 9 and 29 and drain regions 10 and 30 formed by ion implantation of impurities on both sides of the substrate 1 around the gate electrodes 6, 26 and 28. The spacers 11 and 31 are formed on the sidewalls of the single gate structure and the double gate structure, respectively.
그리고, 이후 도전막(도시하지 않음)이 형성되었을 때 도전막과 게이트 전극(6, 28)의 접촉 저항, 도전막과 소스 및 드레인 영역(9, 10, 29, 30)의 접촉 저항을 줄이기 위하여 게이트 전극(6, 28), 소스 영역(9, 29) 및 드레인 영역(10, 30)의 표면에는 티타늄 또는 코발트 따위의 고융점 금속막(도시하지 않음)과의 반응에 의한 실리사이드막(12, 13, 14, 32, 33, 34)이 형성되어 있다.Then, when the conductive film (not shown) is formed, to reduce the contact resistance between the conductive film and the gate electrodes 6 and 28 and the contact resistance between the conductive film and the source and drain regions 9, 10, 29, and 30. On the surfaces of the gate electrodes 6 and 28, the source regions 9 and 29, and the drain regions 10 and 30, the silicide layer 12 is formed by reaction with a high melting point metal film (not shown) such as titanium or cobalt. 13, 14, 32, 33, 34) are formed.
이와 같은 구조의 기판(1) 전면에 층간 절연막(40)을 증착하고 평탄화한 후 그 위에 양성 감광막(50)을 도포한다. 이어, 도 2a에서와 같이 감광막(50)에서 제어 게이트 전극(28) 윗부분에만 빛이 조사될 수 있도록 설계한 제1 마스크(60)를이용하여 노광한 후 현상하여 도 2b에서와 같은 감광막 패턴(50)을 형성한다. 이때, A 부분에 감광막(50)을 일부 남기기 위해서는 노광 에너지 또는 현상 시간을 조절한다.The interlayer insulating film 40 is deposited and planarized on the entire surface of the substrate 1 having such a structure, and then the positive photosensitive film 50 is applied thereon. Subsequently, as illustrated in FIG. 2A, the photoresist film 50 is exposed and developed using a first mask 60 designed to irradiate light only to the upper portion of the control gate electrode 28 in the photoresist film 50. 50). At this time, in order to leave a part of the photosensitive film 50 in the A portion, the exposure energy or the development time is adjusted.
이어, 도 2c에서와 같이 제2 마스크(61)를 이용한 노광 및 현상 공정을 실시하여, 도 2d에서와 같이 감광막 패턴(50)을 완성한다. 이때, 제2 마스크는 게이트 전극(6) 상부와 소스 영역(9, 29) 및 드레인 영역(10, 30) 상부에만 빛이 조사되도록 설계한 것이므로 게이트 전극(6)과 소스 영역(9, 29) 및 드레인 영역(10, 30) 위의 C 영역만 빛에 노출된다. 이때의 노광 및 현상 조건은 일반적인 조건으로 실시한다.Subsequently, an exposure and development process using the second mask 61 is performed as shown in FIG. 2C to complete the photoresist pattern 50 as shown in FIG. 2D. In this case, since the second mask is designed to irradiate light only on the gate electrode 6, the source regions 9 and 29, and the drain regions 10 and 30, the gate electrode 6 and the source regions 9 and 29. And only the C region above the drain regions 10 and 30 is exposed to light. Exposure and development conditions at this time are performed under general conditions.
이와 같이 완성된 감광막 패턴에서 제어 게이트 전극(28) 윗부분은 두께가 얇고, 게이트 전극(6)과 소스 영역(9, 29) 및 드레인 영역(10, 30) 윗부분은 두께가 없고 나머지 부분(B)은 두께가 두껍다.즉, 제어 게이트 전극(28) 상부에 위치한 감광막 패턴의 홀인 A 부분에는 그 하부의 층간 절연막(40)이 노출되지 않도록 일정한 두께의 감광막이 잔류하고, 게이트 전극(6)과 소스 영역(9, 29) 및 드레인 영역(10, 30) 상부에 위치한 감광막 패턴의 홀인 C 부분을 통해서는 하부의 층간 절연막(40)이 노출되며, 나머지 부분(B)은 감광막 패턴에서 홀이 형성되지 않는 마스크 영역에 해당된다.In the photoresist pattern thus formed, the upper portion of the control gate electrode 28 is thin, and the upper portion of the gate electrode 6, the source regions 9 and 29, and the drain regions 10 and 30 has no thickness and the remaining portion B is thin. In other words, the photoresist film having a constant thickness is left in the A portion, which is a hole of the photoresist pattern, located above the control gate electrode 28 so that the lower interlayer insulating film 40 is not exposed, and the gate electrode 6 and the source are left. The lower interlayer insulating film 40 is exposed through the C portion, which is a hole of the photoresist pattern, positioned on the regions 9 and 29 and the drain regions 10 and 30, and the remaining portion B is not formed in the photoresist pattern. Does not correspond to the mask area.
이어, 도 3에서와 같이 감광막 패턴(50)을 마스크로 하여 층간 절연막(40)을 식각하여 게이트 전극(6) 위의 실리사이드막(12)을 드러내는 접촉 구멍(41)과 제어 게이트 전극(28) 위의 실리사이드막(32)을 드러내는 접촉 구멍(42), 소스 영역(9, 29) 위의 실리사이드막(13, 33)을 드러내는 접촉 구멍(44, 43), 드레인 영역(10) 위의 실리사이드막(14)을 드러내는 접촉 구멍(도시하지 않음)과 드레인 영역(30) 위의 실리사이드막(34)을 드러내는 접촉 구멍(45)을 형성한다. 일반적으로 감광막과 절연막에 대한 선택비가 높기 때문에 제어 게이트 전극(28)의 윗부분에 약간 남겨진 감광막(50)이 선택비를 높여줘 실리사이드막(32)이 심하게 식각되는 것을 방지할 수 있다.Next, as shown in FIG. 3, the interlayer insulating film 40 is etched using the photoresist pattern 50 as a mask to expose the contact hole 41 and the control gate electrode 28 exposing the silicide film 12 on the gate electrode 6. A contact hole 42 exposing the silicide film 32 above, a contact hole 44 and 43 exposing the silicide films 13 and 33 above the source regions 9 and 29, and a silicide film above the drain region 10. A contact hole (not shown) exposing 14 and a contact hole 45 exposing the silicide film 34 over the drain region 30 are formed. In general, since the selectivity of the photoresist film and the insulating film is high, the photoresist film 50 left slightly above the control gate electrode 28 increases the selectivity, thereby preventing the silicide layer 32 from being etched severely.
한편, 감광막 패턴(50)을 형성할 때 감광막을 도포한 후 노광을 연속하여 두 번 실시한 후 현상을 한 번에 실시할 수도 있다. 이때는 도 4a에서와 같이 제1 마스크(60)를 이용하여 제어 게이트 전극(28) 상부에만 빛이 조사되도록 노광한 후 이어, 도 4b에서와 같이 제2 마스크(61)를 이용하여 게이트 전극(6) 상부와 소스 영역(9, 29) 및 드레인 영역(10, 30) 상부에만 빛이 조사되도록 노광을 실시한다. 이어, 한 번에 현상을 실시하면 앞의 도 2d에서와 같은 감광막 패턴(50)이 만들어진다. 이때, 제2 마스크를 이용한 노광에서는 제1 마스크를 이용한 노광에서의 노광 에너지보다 크게 한다.On the other hand, when the photosensitive film pattern 50 is formed, the photosensitive film may be applied, followed by exposure two times in succession, and then development may be performed at one time. In this case, as shown in FIG. 4A, the light is exposed only to the upper portion of the control gate electrode 28 using the first mask 60, and then the gate electrode 6 is formed using the second mask 61 as shown in FIG. 4B. Exposure is performed so that light is irradiated only on the upper portion, the upper portion of the source regions 9 and 29 and the drain regions 10 and 30. Subsequently, the development is performed at one time to form the photosensitive film pattern 50 as shown in FIG. 2D. In this case, the exposure using the second mask is made larger than the exposure energy in the exposure using the first mask.
이와 같이 본 발명에서는 이중 게이트 전극 상부에 얇은 감광막을 남기고 층간 절연막과 감광막의 식각 선택비가 높은 원리를 이용해 이중 게이트 전극의 상부가 심하게 식각되는 것을 방지할 수 있어 접촉 저항 개선에 큰 효과를 볼 수 있다.As described above, in the present invention, a thin photoresist film is left on the double gate electrode, and the upper portion of the double gate electrode can be prevented from being etched by using the principle of high etching selectivity between the interlayer insulating film and the photoresist film, thereby improving the contact resistance. .
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-
1999
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814854A (en) * | 1985-05-01 | 1989-03-21 | Texas Instruments Incorporated | Integrated circuit device and process with tin-gate transistor |
| JPH08264771A (en) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | Semiconductor device and its manufacture |
| KR19980025543A (en) * | 1996-10-02 | 1998-07-15 | 문정환 | Silicide Formation Method of Semiconductor Device |
| JPH10150188A (en) * | 1996-11-15 | 1998-06-02 | Nec Corp | Manufacture of semiconductor device |
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