KR100344817B1 - 1/2 vcc generating apparatus - Google Patents

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Abstract

PURPOSE: A 1/2 VCC generating apparatus is provided to increase the speed by providing a separate sensor for a pull-down and pull-up transistor. CONSTITUTION: A bias voltage generating unit(10) is comprised of a plurality of transistors and generates a 1/2 VCC according to a reference voltage. A first sensor unit(20) is connected between the bias voltage generating unit(10) and a driving transistor and detects a voltage level to bias a pull-down transistor when the voltage level is higher than the 1/2 VCC. A second sensor unit(30) is connected to the bias voltage generating unit(10) and the other driving transistor and detects a voltage level of a bit line to bias the other pull-up transistor when the voltage level of a bit line is higher than the 1/2 VCC.

Description

1/2 VCC 발생장치1/2 VCC generator

본 발명은 1/2 VCC 발생장치에 관한 것으로, 특히 1/2 VCC의 레벨을 검출하여 구동 트랜지스터를 구동하기 위한 부분을 별도로 구성하여 구동 트랜지스터의 게이트를 VCC 또는 VSS로 선택적으로 구동함으로써 그 속도를 개선할 수 있도록 한 VCC 발생장치에 관한 것이다.The present invention relates to a 1/2 VCC generating device, and in particular, by separately configuring a portion for driving a driving transistor by detecting a level of 1/2 VCC, the gate of the driving transistor is selectively driven by VCC or VSS to increase its speed. It relates to a VCC generator that can be improved.

일반적으로, VCC 발생장치는 일 예로서 다이나믹 랜덤 억세스 메모리(DRAM) 등에서 필요로 하는 일정레벨을 갖는 전압의 레벨제어를 수행하는 것으로, 바이어스 전압 발생기로부터 생성된 1/2 VCC에 대하여 그 레벨센싱을 통해 출력레벨을 제어하는 것이다.In general, the VCC generator performs level control of a voltage having a constant level required by, for example, a dynamic random access memory (DRAM), and performs level sensing with respect to 1/2 VCC generated from a bias voltage generator. To control the output level.

상술한 바와 같은 종래의 전형적인 1/2 VCC 발생장치의 일 예로서는 제 1 도에 도시된 바와 같은 형태의 것이 있다.An example of the conventional typical 1/2 VCC generator as described above is one of the type shown in FIG.

동도면에 도시된 바와 같이, 종래의 1/2 VCC 발생장치는 1/2 VCC 바이어스를 잡아주는 부분으로써 VCC에 대해 서로 직렬로 연결되는 저항(R1), nMOS 트랜지스터(MN9), pMOS 트랜지스터(MP14), 및 저항(R2)으로 구성되며, 또한 구동단은 nMOS 트랜지스터(MN10), pMOS 트랜지스터(MP15)로 구성되며, 이것이 DRAM에 내장되는 셀(cell)의 비트 라인과 플레이트를 1/2 VCC로 프리차지(Precharge)하기 위한 구동 트랜지스터이다.As shown in the figure, the conventional 1/2 VCC generator is a resistor (R1), nMOS transistor (MN9), pMOS transistor (MP14) connected in series with each other to the VCC as a part for holding the 1/2 VCC bias ) And a resistor (R2), and the driving stage is composed of an nMOS transistor (MN10) and a pMOS transistor (MP15), which is a half VCC of the bit line and plate of the cell (embedded in DRAM) It is a driving transistor for precharging.

상기한 바와 같은 종래의 1/2 VCC 발생장치에 있어서, 저항(R1), nMOS 트랜지스터(MN9), pMOS 트랜지스터(MP14) 및 저항(R2)으로 이루어지는 1/2 VCC 전압발생부는 저항으로써 작용하는데, 저항(R1) + nMOS 트랜지스터(MN9)와 저항(R2) + pMOS 트랜지스터(14)의 저항값이 같기 때문에 실질적으로 전압분할기의 기능을 수행하게 되므로써 노드 N3는 1/2 VCC로 된다.In the conventional 1/2 VCC generator as described above, the 1/2 VCC voltage generator portion consisting of the resistor R1, the nMOS transistor MN9, the pMOS transistor MP14, and the resistor R2 acts as a resistor. Since the resistance values of the resistors R1 + nMOS transistor MN9 and the resistors R2 + pMOS transistor 14 are the same, the node N3 becomes 1/2 VCC since it substantially functions as a voltage divider.

또한, 노드 N4가 1/2 VCC + Vt(트랜지스터의 문턱전압)이 되고 노드 N5가 1/2 VCC - Vt가 되므로 노드 N4와 N5는 구동단의 nMOS 트랜지스터(MN10)와 pMOS 트랜지스터(MP15)를 구동하여 1/2 VCC를 생성하게 된다.In addition, since the node N4 becomes 1/2 VCC + Vt (transistor threshold voltage) and the node N5 becomes 1/2 VCC-Vt, the nodes N4 and N5 connect the nMOS transistor MN10 and the pMOS transistor MP15 of the driving stage. Drive to generate 1/2 VCC.

그러나, 상술한 바와 같은 종래의 1/2 VCC 발생장치는 1/2 VCC가 올라가거나 내려갈 때, 즉 비트라인 프리차지 전압(Vblp)의 레벨이 변화할 때 nMOS 트랜지스터(MN10)와 pMOS 트랜지스터(MP15) 각각의 게이트 및 소오스간의 전압차(Vgs)가 실질적으로 Vt값보다 약간 커지기 때문에 전류구동 능력이 약해져 Vblp를 빠르게 복구시키기가 어렵다는 문제가 있다.However, the conventional 1/2 VCC generator as described above has the nMOS transistor MN10 and the pMOS transistor MP15 when the 1/2 VCC rises or falls, that is, when the level of the bit line precharge voltage Vblp changes. Since the voltage difference Vgs between each gate and the source is substantially larger than the Vt value, current driving ability is weakened, and thus it is difficult to recover Vblp quickly.

다시 말해, 종래의 1/2 VCC 발생장치는 출력측의 1/2 VCC 노드가 흔들릴 때 nMOS 트랜지스터(MN10)와 pMOS 트랜지스터(MP15)가 게이트에 각각 1/2 VCC + Vt 및 1/2 VCC - Vt로 연결되기 때문에 Vgs값이 Vt값보다 약간 커져 전류구동 능력이 작아 출력측의 전압 레벨을 1/2 VCC로 빨리 복구시키기가 어렵다.In other words, in the conventional 1/2 VCC generator, when the 1/2 VCC node on the output side is shaken, the nMOS transistor MN10 and the pMOS transistor MP15 are applied to the gate of 1/2 VCC + Vt and 1/2 VCC-Vt, respectively. Since the Vgs value is slightly larger than the Vt value, the current driving ability is small, so it is difficult to quickly restore the voltage level of the output side to 1/2 VCC.

따라서, 이와 같은 1/2 VCC 발생장치를 DRAM 등에 사용하는 경우 그 신호의 처리속도가 느리다는 단점이 있다.Therefore, when the 1/2 VCC generator is used in DRAM or the like, there is a disadvantage that the processing speed of the signal is slow.

한편, 최근들어 반도체칩, 즉 DRAM 등이 고집적화됨에 따라 칩의 사이즈는 점점 커지고 있으며, 따라서 비트 라인의 로딩과 셀 플레이트의 로딩도 점점 커지고 있는 추세인 점을 감안해 볼 때, 이에 대응할 수 있는 보다 빠른 고속의 1/2 VCC 발생장치의 대두가 절실한 실정이다.On the other hand, in recent years, as semiconductor chips, ie DRAMs, etc. have become highly integrated, chip sizes are getting larger, so that the loading of bit lines and the loading of cell plates are also increasing. Soybeans in high speed 1/2 VCC generators are urgently needed.

따라서, 본 발명은 상기한 점에 착안하여 안출한 것으로, 풀업과 풀다운 트랜지스터를 위한 센서를 별도로 구비함으로써 고속화를 실현할 수 있는 1/2 VCC 발생장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a 1/2 VCC generator that can realize high speed by separately providing sensors for pull-up and pull-down transistors.

상기 목적을 달성하기 위하여 본 발명은, 전압원으로부터의 기준전압에 의거하여 1/2 VCC를 발생하여 두 개의 구동 트랜지스터를 구동하는 1/2 VCC 발생장치에있어서, 복수개의 트랜지스터로 구성되며 상기 기준전압에 의거하여 상기 1/2 VCC를 발생하기 위한 바이어스 전압 발생수단, 상기 바이어스 전압 발생수단과 상기 하나의 구동 트랜지스터 사이에 연결되며 그 전압레벨을 감지하여 상기 1/2 VCC보다 높아질 때 상기 하나의 풀다운용 트랜지스터를 바이어스 하기 위한 제 1 센서수단, 및 상기 바이어스 전압 발생수단과 상기 다른 하나의 구동 트랜지스터 사이에 연결되며 비트 라인의 전압레벨을 감지하여 상기 1/2 VCC보다 높아질 때 상기 다른 하나의 풀업용 트랜지스터를 바이어스 하기 위한 제 2 센서수단으로 이루어진 1/2 VCC 발생장치를 제공한다.In order to achieve the above object, the present invention is a 1/2 VCC generating device for driving two driving transistors by generating 1/2 VCC based on a reference voltage from a voltage source, comprising a plurality of transistors and the reference voltage A bias voltage generating means for generating the 1/2 VCC, connected between the bias voltage generating means and the one driving transistor, and sensing the voltage level to release the one when the voltage is higher than the 1/2 VCC. A first sensor means for biasing an operating transistor, and connected between the bias voltage generating means and the other driving transistor and sensing the voltage level of a bit line so as to be higher than the 1/2 VCC for the other pull-up Provided is a 1/2 VCC generator comprising second sensor means for biasing a transistor.

또한, 상술한 바와 같은 구성을 갖는 본 발명의 1/2 VCC 발생장치에 구비되는 각각의 제 1, 2 센서수단은 출력측이 1/2 VCC로 될 때 각 센서수단의 출력이 1/2 VCC로 유지되도록 전류를 제한하기 위한 전류 제한수단을 더 포함하며, 이들 전류 제한수단은 실질적으로 MOS 트랜지스터로 구성되는 두 개의 전류미러를 직렬로 연결하여 구성할 수가 있다.In addition, each of the first and second sensor means provided in the 1/2 VCC generator of the present invention having the above-described configuration has an output of 1/2 VCC when the output side becomes 1/2 VCC. It further comprises a current limiting means for limiting the current to be maintained, these current limiting means can be configured by connecting two current mirrors consisting substantially of the MOS transistor in series.

한편, 본 발명의 1/2 VCC 발생장치 내의 바이어스 전압 발생수단은, 베이스와 소오스가 각 노드에 연결되고 드레인이 상기 기준전압에 연결된 제 1의 pMOS 트랜지스터, 베이스와 소오스가 각 노드에 연결되고 드레인이 노드를 통해 상기 제 1의 pMOS 트랜지스터의 소오스에 연결된 제 2의 pMOS 트랜지스터, 베이스와 소오스가 하나의 노드에 공통으로 VSS에 연결되고 드레인이 노드를 통해 상기한 제 2의 pMOS 트랜지스터의 소오스에 연결된 제 3의 pMOS 트랜지스터, 베이스가 노드를 통해 상기 제 1 및 제 2의 pMOS 트랜지스터의 소오스와 드레인 사이에 연결되고 소오스가 노드를 통해 상기 제 2 의 pMOS 트랜지스터의 베이스와 함께 출력에 연결되며 드레인이 노드를 통해 상기 제 1의 트랜지스터의 드레인가 함께 상기 기준전압에 연결된 제 4의 pMOS 트랜지스터, 및 베이스가 노드를 통해 상기 제 2 및 제 3의 pMOS 트랜지스터의 소오스와 드레인 사이에 연결되고 소오스가 노드를 통해 상기 제 3의 pMOS 트랜지스터의 베이스, 소오스와 함께 상기 VSS에 연결되며 드레인이 노드를 통해 상기 제 2의 pMOS 트랜지스터의 베이스, 상기 제 4의 pMOS 트랜지스터의 소오스와 함께 상기 출력에 연결된 제 5의 pMOS 트랜지스터로 구성된다.Meanwhile, the bias voltage generating means in the 1/2 VCC generator according to the present invention includes a first pMOS transistor having a base and a source connected to each node, and a drain connected to the reference voltage, a base and a source connected to each node, and a drain. A second pMOS transistor, a base and a source, connected to the source of the first pMOS transistor through this node, is connected to VSS in common to one node and a drain is connected to the source of the second pMOS transistor described above through the node. A third pMOS transistor, the base being connected between the source and the drain of the first and second pMOS transistors via a node, the source being connected to the output with the base of the second pMOS transistor via a node, the drain being the node A fourth pMOS transistor, wherein the drain of the first transistor is coupled to the reference voltage through Is connected between the source and the drain of the second and third pMOS transistors via a node, and the source is connected to the VSS with the base, source of the third pMOS transistor via a node, and the drain is connected through the node. And a fifth pMOS transistor connected to the output with the base of the second pMOS transistor and the source of the fourth pMOS transistor.

다른 한편, 상기 비트 라인의 전압 레벨을 감지하는 제 1 센서수단은, 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 pMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 노드를 통해 기준전압에 공통으로 연결된 제 6 및 제 7의 pMOS 트랜지스터, 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 nMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 상기 제 6 및 제 7의 pMOS 트랜지스터의 각 소오스에 각각 연결된 제 8 및 제 9의 pMOS 트랜지스터, 각 베이스가 상기 바이어스 전압 발생수단의 출력과 상기 하나의 구동 트랜지스터에 각각 연결되고 각 소오스가 노드를 통해 공통으로 연결되며 각 드레인이 상기 제 8 및 제 9의 pMOS 트랜지스터의 각 소오스에 각각 연결된 제 1 및 제 2의 nMOS 트랜지스터, 및 베이스가 노드를 통해 상기 바이어스 전압 발생수단의 출력에 연결되고 소오스가 상기 기준전압에 연결되며 드레인이 공통으로 연결되는 상기 제 1 및 제 2의 nMOS 트랜지스터의 소오스에 연결된 제 3의 nMOS 트랜지스터로 구성된다.On the other hand, in the first sensor means for sensing the voltage level of the bit line, each base is commonly connected through a node, each source is connected to each drain of the other pMOS transistor, and each drain is connected to the reference voltage through the node. Sixth and seventh pMOS transistors connected in common, each base connected in common through a node, each source connected to each drain of another nMOS transistor, and each drain connected to each source of the sixth and seventh pMOS transistors Eighth and ninth pMOS transistors respectively connected to an output terminal of the bias voltage generating means and the one driving transistor, respectively, a source of which is commonly connected through a node, and each drain of the eighth and ninth The first and second nMOS transistors respectively connected to respective sources of the pMOS transistor of 9, and the base node And a third nMOS transistor connected to a source of the first and second nMOS transistors connected to an output of the bias voltage generating means, a source connected to the reference voltage, and a drain connected in common.

더욱이, 본 발명에 채용되는 제 2 센서수단은, 베이스가 노드를 통해 상기 바이어스 전압 발생수단의 출력에 연결되고 소오스가 공통으로 연결된 다른 pMOS 트랜지스터의 드레인에 연결되며 드레인이 상기 기준전압에 연결된 제 10의 pMOS 트랜지스터, 각 베이스가 상기 바이어스 전압 발생수단의 출력과 상기 제 1 센서수단의 출력에 각각 연결되고 소오스가 다른 nMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 공통으로 하여 상기 제 10의 pMOS 트랜지스터의 소오스에 연결된 제 11 및 제 12의 pMOS 트랜지스터, 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 nMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 상기 제 11 및 제 12의 pMOS 트랜지스터의 각 소오스에 각각 연결된 제 4 및 제 5의 nMOS 트랜지스터, 및 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 공통으로 하여 상기 기준전압에 연결되며 각 드레인이 상기 제 4 및 제 5의 nMOS 트랜지스터의 각 소오스에 각각 연결된 제 6 및 제 7의 nMOS 트랜지스터로 구성된다.Furthermore, the second sensor means employed in the present invention includes a tenth base connected to the output of the bias voltage generating means through a node, connected to the drain of another pMOS transistor having a common source connected thereto, and the drain connected to the reference voltage. A pMOS transistor, each base of which is respectively connected to an output of the bias voltage generating means and an output of the first sensor means, each of which is connected to each drain of an nMOS transistor having a different source and each drain is common Eleventh and twelfth pMOS transistors connected to the sources of each of the eleventh and twelfth pMOS transistors, each base connected in common through a node, and each source connected to each drain of the other nMOS transistor, respectively. Fourth and fifth nMOS transistors connected to the source, respectively, and each base is a node Connected in common, each source is connected to the reference voltage in common with each of the drain and is configured by the fourth and the nMOS transistor connected to each of the five of each of the source of the nMOS transistor sixth and seventh.

본 발명의 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.Other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명의 바람직한 실시예에 따른 1/2 VCC 발생장치에 대한 블럭 구성도를 나타내고, 제 3 도는 도시된 제 2 도의 블럭도에 대한 회로도이다.FIG. 2 is a block diagram of a 1/2 VCC generator according to a preferred embodiment of the present invention, and FIG. 3 is a circuit diagram of the block diagram of FIG.

동도면에 도시된 바와 같이, 본 발명에 따른 오디오 신호 부호화 시스템은 기준전압을 생성하기 위한 바이어스 전압 발생부(10), 비트 라인의 전압 레벨이 1/2 VCC 인지의 여부를 감지하기 위한 제 1, 2 감지센서(20, 30) 및 출력측의 구동단(40)으로 구성된다.As shown in the drawing, the audio signal encoding system according to the present invention includes a bias voltage generator 10 for generating a reference voltage and a first voltage for detecting whether the voltage level of the bit line is 1/2 VCC. , 2 sensing sensors 20, 30 and the drive stage 40 of the output side.

한편, 상술한 바와 같은 구성을 갖는 본 발명의 1/2 VCC 발생장치에 있어서, 바이어스 전압 발생부(10)는, 그 세부적인 회로구성을 도시한 제 3 도에 도시된 바와 같이, 베이스와 소오스가 각 노드에 연결되고 드레인이 VCC 전원전압에 연결된 제 1의 pMOS 트랜지스터(MP1), 베이스와 소오스가 각 노드에 연결되고 드레인이 노드를 통해 상기한 제 1의 pMOS 트랜지스터(MP1)의 소오스에 연결된 제 2의 pMOS 트랜지스터(MP2), 베이스와 소오스가 하나의 노드에 공통으로 VSS에 연결되고 드레인이 노드를 통해 상기한 제 2의 pMOS 트랜지스터(MP2)의 소오스에 연결된 제 3의 pMOS 트랜지스터(MP3), 베이스가 노드를 통해 상기한 제 1 및 제 2의 pMOS 트랜지스터(MP1,2)의 소오스와 드레인 사이에 연결되고 소오스가 노드를 통해 상기한 제 2의 pMOS 트랜지스터(MP2)의 베이스와 함께 출력에 연결되며 드레인이 노드를 통해 상기한 제 1의 pMOS 트랜지스터(MP1)의 드레인과 함께 상기 VCC에 연결된 제 4의 pMOS 트랜지스터(MP4), 및 베이스가 노드를 통해 상기한 제 2 및 제 3의 pMOS 트랜지스터(MP2,3)의 소오스와 드레인 사이에 연결되고 소오스가 노드를 통해 상기한 제 3의 pMOS 트랜지스터(MP3)의 베이스, 소오스와 함께 상기한 VSS에 연결되며 드레인이 노드를 통해 상기한 제 2의 pMOS 트랜지스터(MP2)의 베이스, 상기한 제 4의 pMOS 트랜지스터(MP4)의 소오스와 함께 상기한 출력에 연결된 제 5의 pMOS 트랜지스터(MP5)로 구성된다.On the other hand, in the 1/2 VCC generator of the present invention having the above-described configuration, the bias voltage generator 10 has a base and a source, as shown in FIG. 3 showing the detailed circuit configuration. Is connected to each node and its drain is connected to the source of the first pMOS transistor (MP1), its base and source are connected to each node, and its drain is connected to the source of the first pMOS transistor (MP1). The second pMOS transistor MP2, the third pMOS transistor MP3 whose base and source are connected to VSS in common to one node and whose drain is connected to the source of the second pMOS transistor MP2 described above through the node. The base is connected between the source and the drain of the first and second pMOS transistors MP1 and 2 through a node and the source is connected to the output with the base of the second pMOS transistor MP2 through the node.The fourth pMOS transistor MP4 connected to the VCC with the drain of the first pMOS transistor MP1 whose drain is connected through the node, and the second and third pMOS transistors whose base is through the node. The source of the third pMOS transistor MP3, which is connected between the source and the drain of (MP2,3) and the source, is connected to the VSS together with the source, and the drain is and a fifth pMOS transistor MP5 connected to the output as well as the base of the pMOS transistor MP2, the source of the fourth pMOS transistor MP4.

따라서, 상기한 바와 같이 5개의 MOS 트랜지스터로 구성된 바이어스 전압 발생부(10)는 기준전압을 만들기 위한 1/2 VCC를 생성한다.Therefore, as described above, the bias voltage generator 10 composed of five MOS transistors generates 1/2 VCC for making a reference voltage.

다른 한편, 본 발명에 따른 1/2 VCC 발생장치에 포함되는 풀업용 트랜지스터를 위한 제 1 감지센서(20)는, 제 3 도에 도시된 바와 같이, 실질적으로 MOS 트랜지스터로 된 차동증폭기로 이루어진 것으로, 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 pMOS 트랜지스터(MP8,9)의 각 드레인에 각각 연결되며 각 드레인이 노드를 통해 VCC에 공통으로 연결된 제 6 및 제 7의 pMOS 트랜지스터(MP6,7), 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 nMOS 트랜지스터(MN1,2)의 각 드레인에 각각 연결되며 각 드레인이 상기한 제 6 및 제 7의 pMOS 트랜지스터(MP6,7)의 각 소오스에 각각 연결된 제 8 및 제 9의 pMOS 트랜지스터(MP8,9), 각 베이스가 상술한 바이어스 전압 발생부(10)의 출력과 그의 출력측 구동단(40)에 각각 연결되고 각 소오스가 노드를 통해 공통으로 연결되며 각 드레인이 상기한 제 8 및 제 9의 pMOS 트랜지스터(MP8,9)의 각 소오스에 각각 연결된 제 1 및 제 2의 nMOS 트랜지스터(MN1,2) 및 베이스가 노드를 통해 상술한 바이어스 전압 발생부(10)의 출력에 연결되고 소오스가 VSS에 연결되며 드레인이 공통으로 연결된 상기한 제 1 및 제 2의 nMOS 트랜지스터(MN1,2)의 소오스에 연결된 제 3의 nMOS 트랜지스터(MN3)로 구성된다.On the other hand, the first detection sensor 20 for the pull-up transistor included in the 1/2 VCC generator according to the present invention, as shown in Figure 3, consists of a differential amplifier substantially of the MOS transistor The sixth and seventh pMOS transistors MP6 having respective bases connected in common through nodes, each source connected to respective drains of different pMOS transistors MP8 and 9, and each drain connected in common to VCC through nodes. (7), the sixth and seventh pMOS transistors MP6 and 7, wherein each base is commonly connected through a node and each source is connected to each drain of the other nMOS transistors MN1 and 2, respectively. Eighth and ninth pMOS transistors MP8 and 9 respectively connected to the respective sources of, each base is connected to the output of the above-mentioned bias voltage generator 10 and its output side driving stage 40, and each source is a node. Ball through Through the node and the first and second nMOS transistors MN1,2 and base connected to respective sources of the eighth and ninth pMOS transistors MP8 and 9, respectively, connected to each other through the node. The third nMOS transistor MN3 connected to the source of the first and second nMOS transistors MN1 and 2 connected to the output of the generator 10, the source connected to the VSS, and the drain connected in common. do.

여기에서, 상술한 바와 같은 구성부재로 이루어진 제 1 감지센서(20)는 그 전압 레벨이 1/2 VCC보다 내려갔을 때 이를 감지하기 위한 수단으로서 기능하는 것으로, 이러한 기능을 갖는 제 1 감지센서(20)는 구동단(40)내의 구동 트랜지스터(MN8)에 연결된다.Here, the first detection sensor 20 made of the above-described member functions as a means for detecting when the voltage level is lower than 1/2 VCC, the first detection sensor having such a function ( 20 is connected to the drive transistor MN8 in the drive stage 40.

또한, 본 발명에 따른 1/2 VCC 발생장치에 포함되는 풀다운용 트랜지스터를 위한 제 2 감지센서(30)는, 제 3 도에 도시된 바와 같이, 상술한 제 1 감지센서(20)와 마찬가지로 실질적으로 MOS 트랜지스터로 된 차동증폭기로 이루어진 것으로, 베이스가 노드를 통해 상술한 제 1 감지센서(20)내의 제 3의 nMOS 트랜지스터(MN3)의 베이스와 함께 바이어스 전압 발생부(10)의 출력에 연결되고 소오스가 공통으로 연결된 다른 pMOS 트랜지스터(MP11,12)의 드레인에 연결되며 드레인이 VCC에 연결된 제 10의 pMOS 트랜지스터(MP10), 각 베이스가 상술한 바이어스 전압 발생부(10)의 출력과 그의 출력에 각각 연결되고 소오스가 다른 nMOS 트랜지스터(MN4,5)의 각 드레인에 각각 연결되며 각 드레인이 공통으로 하여 상기한 제 10의 pMOS 트랜지스터(MP10)의 소오스에 연결된 제 11 및 제 12의 pMOS 트랜지스터(MP11,12), 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 nMOS 트랜지스터(MN6,7)의 각 드레인에 각각 연결되며 각 드레인이 상기한 pMOS 트랜지스터(MP11,12)의 각 소오스에 각각 연결된 제 4 및 제 5의 nMOS 트랜지스터(MN4,5) 및 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 공통으로 하여 VSS에 연결되며 각 드레인이 상기한 nMOS 트랜지스터(MN4,5)의 각 소오스에 각각 연결된 제 6 및 제 7의 nMOS 트랜지스터(MN6,7)로 구성된다.In addition, the second detection sensor 30 for the pull-down transistor included in the 1/2 VCC generator according to the present invention is substantially the same as the first detection sensor 20 described above, as shown in FIG. And a base amplifier connected to the output of the bias voltage generator 10 together with the base of the third nMOS transistor MN3 in the first sensing sensor 20 described above through a node. A tenth pMOS transistor MP10 connected to the drain of other pMOS transistors MP11 and 12 having a common source connected thereto, and a drain connected to the VCC, each base connected to the output of the bias voltage generator 10 described above and its output. The eleventh and twelfth pMOSs connected to respective drains of the nMOS transistors MN4 and 5, respectively connected and having different sources, and each drain are connected to the source of the tenth pMOS transistor MP10. Transistors MP11 and 12, each base is commonly connected through a node and each source is connected to each drain of another nMOS transistor MN6 and 7, respectively, and each drain is a source of each of the pMOS transistors MP11 and 12 described above. Fourth and fifth nMOS transistors MN4,5 and respective bases are connected to each other in common through nodes, and each source is commonly connected to VSS, and each drain of the nMOS transistors MN4,5 is connected to each other. The sixth and seventh nMOS transistors MN6 and 7 are respectively connected to the sources.

여기에서, 상술한 바와 같은 구성부재로 이루어진 제 2 감지센서(30)는 그 전압 레벨이 1/2 VCC보다 올라갔을 때 이를 감지하기 위한 수단으로써 기능하는 것으로, 이러한 기능을 갖는 제 2 감지센서(30)는 구동단(40)내의 구동 트랜지스터(MP13)에 연결된다.Here, the second detection sensor 30 made of the above-described member functions as a means for detecting when the voltage level is higher than 1/2 VCC, the second detection sensor having such a function ( 30 is connected to the drive transistor MP13 in the drive stage 40.

그리고, 구동단(40)은 전술한 종래 장치에서와 마찬가지로 하나의 nMOS 트랜지스터(MN8)와 다른 하나의 pMOS 트랜지스터(MP13)로 구성된다.The driving stage 40 is composed of one nMOS transistor MN8 and another pMOS transistor MP13 as in the conventional apparatus described above.

따라서, 상술한 바로부터 알 수 있는 바와 같이, 본 발명의 1/2 VCC 발생장치는 1/2 VCC 레벨을 검출하여 구동단(40)을 구동하는 수단(제1,2 감지센서)을 별도로 구비하여 구동용 트랜지스터(MN8, MP13)의 게이트를 VCC와 VSS로 구동할 수 있도록 한 점에 그 주된 구성상의 특징이 있는 것으로, 이러한 구성부재들에 의해 본 발명이 목적으로 하는 속도개선, 즉 고속화를 실질적으로 실현할 수가 있다.Therefore, as can be seen from the above, the 1/2 VCC generator of the present invention is provided with a separate means (first, second detection sensor) for driving the drive stage 40 by detecting the 1/2 VCC level In order to drive the gates of the driving transistors MN8 and MP13 with VCC and VSS, the main structural features are provided. These components make it possible to improve the speed, that is, increase the speed of the present invention. It can be practically realized.

다음에, 상술한 바와 같은 구성을 갖는 본 발명에 따른 1/2 VCC 발생장치의 동작과정에 대하여 상세하게 설명한다.Next, an operation process of the 1/2 VCC generator according to the present invention having the above-described configuration will be described in detail.

먼저, 바이어스 전압 발생부(10)에서 1/2 VCC가 생성되면 바이어스단은 레벨 감지센서로써 각각 동작하는 차동증폭기인 제 1, 2 감지센서(20,30)의 게이트에 연결되고 제 1,2 감지센서(20,30)의 반대쪽 게이트는 1/2 VCC로써 바이어스단과 같이 된다.First, when 1/2 VCC is generated in the bias voltage generator 10, the bias stage is connected to the gates of the first and second sensing sensors 20 and 30, which are differential amplifiers, respectively, which operate as level sensing sensors. The opposite gate of the sensing sensors 20, 30 is 1/2 VCC, which is like a bias stage.

여기에서, 바이어스단은 제 3 도로부터 알 수 있는 바와 같이, 바이어스 전압 발생부(10)의 출력측에 위치한다.Here, the bias stage is located at the output side of the bias voltage generator 10, as can be seen from FIG.

이러한 구성을 갖는 제 1, 2 감지센서(20,30)는 전체 시스템의 작동에 의해 칩이 액티브(active) 됨에 따라 그 레벨이 변화할 때 그 레벨 변화를 감지한다.The first and second detection sensors 20 and 30 having such a configuration detect the level change when the level changes as the chip becomes active by the operation of the entire system.

보다 상세하게, 비트 라인에 연결되는 Vblp가 1/2 VCC보다 낮아지면 제 1 감지센서(20)내의 제 2의 nMOS 트랜지스터(MN2)의 Vgs 값이 작아져 제 2의 nMOS 트랜지스터(MN2)가 제 7 및 제 9의 pMOS 트랜지스터(MP7,9)에서 흐르는 전류를 빼내지 못하게 되므로 노드 N1은 VCC로 된다.More specifically, when the Vblp connected to the bit line is lower than 1/2 VCC, the Vgs value of the second nMOS transistor MN2 in the first sensing sensor 20 becomes small, so that the second nMOS transistor MN2 becomes the second. Since the current flowing through the seventh and ninth pMOS transistors MP7 and 9 cannot be extracted, the node N1 becomes VCC.

따라서, 제 8의 nMOS 트랜지스터(MN8)가 턴온 상태로 되므로써 출력측을 통해 전류공급이 이루어진다.Thus, the eighth nMOS transistor MN8 is turned on to supply current through the output side.

이와 반대로, 비트 라인에 연결된 노드 Vblp가 1/2 VCC보다 높아지면 제 2 감지센서(30)내의 제 12의 pMOS 트랜지스터(MP12)의 Vgs값이 작아져 제 5 및 제 7의 nMOS 트랜지스터(MN5,7)의 전류구동 능력이 더 커지기 때문에 노드 N2는 VSS로 된다.On the contrary, when the node Vblp connected to the bit line becomes higher than 1/2 VCC, the Vgs value of the twelfth pMOS transistor MP12 in the second sensing sensor 30 is decreased, so that the fifth and seventh nMOS transistors MN5, Since the current driving capability of 7) becomes larger, the node N2 becomes VSS.

따라서, 구동단(40)내의 제 13의 pMOS 트랜지스터(MP13)가 턴온 상태로 되므로써 노드 Vblp는 1/2 VCC로 방전된다.Accordingly, the node Vblp is discharged to 1/2 VCC because the thirteenth pMOS transistor MP13 in the drive stage 40 is turned on.

결과적으로, 본 발명에 따른 1/2 VCC 발생장치는 출력측 Vblp가 1/2 VCC보다 낮을 때 제 1 감지센서(20)의 출력이 풀 VCC로 되고, 이와 반대로 Vblp가 1/2 VCC 보다 높을 때 제 2 감지센서(30)의 출력이 풀 VSS로 된다.As a result, in the 1/2 VCC generator according to the present invention, when the output side Vblp is lower than 1/2 VCC, the output of the first sensing sensor 20 becomes full VCC, and conversely, when Vblp is higher than 1/2 VCC The output of the second detection sensor 30 is at full VSS.

따라서, 본 발명의 1/2 VCC 발생장치는, 그 시뮬레이션 결과를 도시한 제 4 도로부터 알 수 있는 바와 같이, 상술한 제 1, 2 감지센서(20,30)의 동작에 의거하여 구동 트랜지스터의 게이트를 VCC와 VSS로 구동함으로써 1/2 VCC로의 빠른 복구가 가능하므로 칩 동작의 고속화를 실현할 수 있다.Accordingly, as can be seen from FIG. 4 showing the simulation result, the 1/2 VCC generator of the present invention is based on the operation of the first and second sensing sensors 20 and 30 described above. By driving the gate to VCC and VSS, fast recovery to 1/2 VCC can be achieved, resulting in faster chip operation.

한편, 본 발명의 1/2 VCC 발생장치에 포함되는 제 1, 2 감지센서(20,30)는 출력의 Vblp가 1/2 VCC로 되었을 때 출력의 전압레벨이 1/2 VCC 근처에서 유지되도록 하기 위한 전류미러를 각각 구비한다.Meanwhile, the first and second detection sensors 20 and 30 included in the 1/2 VCC generator of the present invention maintain the voltage level of the output near 1/2 VCC when the Vblp of the output becomes 1/2 VCC. Each of the current mirrors is provided.

즉, 제 1 감지센서(20)에는 pMOS 트랜지스터로 된 전류미러 두 개가 직렬로 연결되고, 제 2 감지센서(30)에는 nMOS 트랜지스터로 된 전류미러 두 개가 직렬로 연결된다.That is, two current mirrors made of pMOS transistors are connected in series to the first sensor 20, and two current mirrors made of nMOS transistors are connected in series to the second sensor 30.

따라서, 본 발명의 1/2 VCC 발생장치는 출력측 구동단(40)내의 제 8의 nMOS 트랜지스터(MN8)와 제 13의 pMOS 트랜지스터(MP13)를 통해 흐르는 전류를 극도로 제한할 수가 있다.Therefore, the 1/2 VCC generator of the present invention can extremely limit the current flowing through the eighth nMOS transistor MN8 and the thirteenth pMOS transistor MP13 in the output side driving stage 40.

이상 설명한 바와 같이 본 발명에 따른 1/2 VCC 발생장치는 풀업과 풀다운 트랜지스터를 위한 센서를 별도로 구비하고 각 센서의 동작에 의거하여 구동 트랜지스터의 게이트를 VCC와 VSS로 구동함으로써 1/2 VCC로의 빠른 복구가 가능하므로 칩 동작의 고속화를 실현할 수 있는 장점이 있다.As described above, the 1/2 VCC generator according to the present invention includes sensors for pull-up and pull-down transistors separately, and drives the gates of the driving transistors to VCC and VSS based on the operation of each sensor, thereby quickly moving to 1/2 VCC. Since recovery is possible, there is an advantage in that the chip operation can be speeded up.

또한, 본 발명의 1/2 VCC 발생장치는 각각 구비되는 센서에 전류미러를 각각 채용함으로써 Vblp가 1/2 VCC로 되었을 때 전류를 적정 레벨로 효과적으로 제한할 수 있으므로 칩 동작의 안정화를 꾀할 수가 있다.In addition, the 1/2 VCC generating apparatus of the present invention can effectively limit the current to an appropriate level when Vblp is 1/2 VCC by employing a current mirror in each of the sensors provided, thereby stabilizing chip operation. .

제 1 도는 종래의 전형적인 1/2 VCC 발생장치에 대한 회로도1 is a circuit diagram of a conventional typical 1/2 VCC generator.

제 2 도는 본 발명의 바람직한 실시예에 따른 1/2 VCC 발생장치에 대한 블럭 구성도2 is a block diagram of a 1/2 VCC generator according to a preferred embodiment of the present invention.

제 3 도는 본 발명의 블럭도로서 도시된 제 2 도의 블럭도에 대한 회로도3 is a circuit diagram of the block diagram of FIG. 2, shown as a block diagram of the present invention.

제 4 도는 본 발명에 따른 1/2 VCC 발생장치의 시뮬레이션 결과를 보여주는 그래프4 is a graph showing a simulation result of the 1/2 VCC generator according to the present invention

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

10 : 바이어스 전압 발생부 20, 30 : 감지센서10: bias voltage generator 20, 30: detection sensor

40 : 구동단40: drive stage

Claims (8)

전압원으로부터의 기준전압에 의거하여 1/2 VCC를 발생하여 두 개의 구동 트랜지스터를 구동하는 1/2 VCC 발생장치에 있어서,A 1/2 VCC generator for driving two driving transistors by generating 1/2 VCC based on a reference voltage from a voltage source, 복수개의 트랜지스터로 구성되며 상기 기준전압에 의거하여 상기 1/2 VCC를 발생하기 위한 바이어스 전압 발생수단;A bias voltage generating means composed of a plurality of transistors for generating said 1/2 VCC based on said reference voltage; 상기 바이어스 전압 발생수단과 상기 하나의 구동 트랜지스터 사이에 연결되며 그 전압레벨을 감지하여 상기 1/2 VCC보다 높아질 때 상기 하나의 풀다운용 트랜지스터를 바이어스 하기 위한 제 1 센서수단; 및First sensor means connected between the bias voltage generating means and the one driving transistor and sensing the voltage level to bias the one pull-down transistor when the voltage level is higher than the 1/2 VCC; And 상기 바이어스 전압 발생수단과 상기 다른 하나의 구동 트랜지스터 사이에 연결되며 비트 라인의 전압레벨을 감지하여 상기 1/2 VCC보다 높아질 때 상기 다른 하나의 풀업용 트랜지스터를 바이어스 하기 위한 제 2 센서수단으로 이루어진 1/2 VCC 발생장치.A second sensor means connected between the bias voltage generating means and the other driving transistor, the second sensor means for biasing the other pull-up transistor when the voltage level of the bit line is sensed to be higher than the 1/2 VCC; / 2 VCC generator. 제 1 항에 있어서,The method of claim 1, 상기 각각의 제 1,2 센서수단은 상기 출력측이 1/2 VCC로 될 때 각 센서수단의 출력이 1/2 VCC로 유지되도록 전류를 제한하기 위한 전류제한수단을 더 포함하는 것을 특징으로 하는 1/2 VCC 발생장치.Each of the first and second sensor means further comprises a current limiting means for limiting the current so that the output of each sensor means is maintained at 1/2 VCC when the output side becomes 1/2 VCC. / 2 VCC generator. 제 2 항에 있어서,The method of claim 2, 상기 전류제한수단은 MOS 트랜지스터로 구성되는 두 개의 전류미러가 직렬로 연결되어 구성되는 것을 특징으로 하는 1/2 VCC 발생장치.The current limiting means is a 1/2 VCC generator, characterized in that the two current mirror consisting of a MOS transistor is connected in series. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 바이어스 전압 발생수단은, 베이스와 소오스가 각 노드에 연결되고 드레인이 상기 기준전압에 연결된 제 1의 pMOS 트랜지스터;The bias voltage generating means includes: a first pMOS transistor having a base and a source connected to each node, and a drain connected to the reference voltage; 베이스와 소오스가 각 노드에 연결되고 드레인이 노드를 통해 상기 제 1의 pMOS 트랜지스터의 소오스에 연결된 제 2의 pMOS 트랜지스터;A second pMOS transistor having a base and a source connected to each node and a drain connected to a source of the first pMOS transistor through a node; 베이스와 소오스가 하나의 노드에 공통으로 VSS에 연결되고 드레인이 노드를 통해 상기한 제 2의 pMOS 트랜지스터의 소오스에 연결된 제 3의 pMOS 트랜지스터;A third pMOS transistor having a base and a source connected to VSS in common to one node and a drain connected to a source of the second pMOS transistor described above through a node; 베이스가 노드를 통해 상기 제 1 및 제 2의 pMOS 트랜지스터의 소오스와 드레인 사이에 연결되고 소오스가 노드를 통해 상기 제 2의 pMOS 트랜지스터의 베이스와 함께 출력에 연결되며 드레인이 노드를 통해 상기 제 1의 pMOS 트랜지스터의 드레인과 함께 상기 기준전압에 연결된 제 4의 pMOS 트랜지스터; 및A base is connected between the source and the drain of the first and second pMOS transistors via a node, and a source is connected to the output with the base of the second pMOS transistor via the node and the drain is connected to the first through the node. a fourth pMOS transistor coupled to the reference voltage with the drain of the pMOS transistor; And 베이스가 노드를 통해 상기 제 2 및 제 3의 pMOS 트랜지스터의 소오스와 드레인 사이에 연결되고 소오스가 노드를 통해 상기 제 3의 pMOS 트랜지스터의 베이스, 소오스와 함께 상기 VSS에 연결되며 드레인이 노드를 통해 상기 제 2의 pMOS 트랜지스터의 베이스, 상기 제 4의 pMOS 트랜지스터의 소오스와 함께 상기 출력에 연결된 제 5의 pMOS 트랜지스터로 구성된 것을 특징으로 하는 1/2 VCC 발생장치.A base is connected between the source and the drain of the second and third pMOS transistors via a node and a source is connected to the VSS with the base, the source of the third pMOS transistor via a node and the drain is connected through the node. And a fifth pMOS transistor connected to the output together with a base of the second pMOS transistor and a source of the fourth pMOS transistor. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 비트 라인의 전압 레벨을 감지하는 제 1 센서수단은 차동증폭기인 것을 특징으로 하는 1/2 VCC 발생장치.1/2 VCC generator, characterized in that the first sensor means for detecting the voltage level of the bit line is a differential amplifier. 제 5 항에 있어서,The method of claim 5, 상기 제 1 센서수단은, 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 pMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 노드를 통해 기준전압에 공통으로 연결된 제 6 및 제 7의 pMOS 트랜지스터;The first sensor means includes sixth and seventh pMOS transistors in which each base is commonly connected through a node, each source is respectively connected to each drain of another pMOS transistor, and each drain is commonly connected to a reference voltage through the node. ; 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 nMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 상기 제 6 및 제 7의 pMOS 트랜지스터의 각 소오스에 각각 연결된 제 8 및 제 9의 pMOS 트랜지스터;Eighth and ninth pMOS transistors, each base connected in common through a node, each source connected to each drain of another nMOS transistor, and each drain connected to each source of the sixth and seventh pMOS transistors respectively; 각 베이스가 상기 바이어스 전압 발생수단의 출력과 상기 하나의 구동 트랜지스터에 각각 연결되고 각 소오스가 노드를 통해 공통으로 연결되며 각 드레인이 상기 제 8 및 제 9의 pMOS 트랜지스터의 각 소오스에 각각 연결된 제 1 및 제 2의 nMOS 트랜지스터; 및A first base connected to each output of the bias voltage generating means and the one driving transistor, each source connected in common through a node, and each drain connected to each source of the eighth and ninth pMOS transistors; And a second nMOS transistor; And 베이스가 노드를 통해 상기 바이어스 전압 발생수단의 출력에 연결되고 소오스가 상기 기준전압에 연결되며 드레인이 공통으로 연결되는 상기 제 1 및 제 2의 nMOS 트랜지스터의 소오스에 연결된 제 3의 nMOS 트랜지스터로 구성된 것을 특징으로 하는 1/2 VCC 발생장치.A third nMOS transistor connected via a node to an output of the bias voltage generating means, a source connected to the reference voltage, and a drain connected in common to a source of the first and second nMOS transistors. 1/2 VCC generator 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 비트 라인의 전압레벨을 감지하는 제 2 센서수단은 차동증폭기인 것을 특징으로 하는 1/2 VCC 발생장치.And the second sensor means for sensing the voltage level of the bit line is a differential amplifier. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 센서수단은, 베이스가 노드를 통해 상기 바이어스 전압 발생수단의 출력에 연결되고 소오스가 공통으로 연결된 다른 pMOS 트랜지스터의 드레인에 연결되며 드레인이 상기 기준전압에 연결된 제 10의 pMOS 트랜지스터;The second sensor means includes: a tenth pMOS transistor having a base connected to an output of the bias voltage generating means through a node, a drain of another pMOS transistor having a source connected in common, and a drain connected to the reference voltage; 각 베이스가 상기 바이어스 전압 발생수단의 출력과 상기 제 1 센서수단의 출력에 각각 연결되고 소오스가 다른 nMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 공통으로 하여 상기 제 10의 pMOS 트랜지스터의 소오스에 연결된 제 11 및 제 12의 pMOS 트랜지스터;Each base is connected to the output of the bias voltage generating means and the output of the first sensor means, respectively, to each drain of an nMOS transistor having a different source, and each drain is commonly connected to a source of the tenth pMOS transistor. Eleventh and twelfth pMOS transistors; 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 다른 nMOS 트랜지스터의 각 드레인에 각각 연결되며 각 드레인이 상기 제 11 및 제 12의 pMOS 트랜지스터의 각 소오스에 각각 연결된 제 4 및 제 5의 nMOS 트랜지스터; 및Fourth and fifth nMOS transistors, each base connected in common through a node, each source connected to each drain of the other nMOS transistor, and each drain connected to each source of the eleventh and twelfth pMOS transistors respectively; And 각 베이스가 노드를 통해 공통으로 연결되고 각 소오스가 공통으로 하여 상기 기준전압에 연결되며 각 드레인이 상기 제 4 및 제 5의 nMOS 트랜지스터의 각 소오스에 각각 연결된 제 6 및 제 7의 nMOS 트랜지스터로 구성된 것을 특징으로 하는 1/2 VCC 발생장치.Each base is connected in common via a node, each source is connected to the reference voltage in common, and each drain is composed of sixth and seventh nMOS transistors connected to respective sources of the fourth and fifth nMOS transistors, respectively. 1/2 VCC generator, characterized in that.
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